웨이퍼 레벨 패키지

예상문제 풀이

예상문제 ❶

웨이퍼 레벨 패키지에 대해 설명하시오.

STEP1 접근 전략

• 난이도는 중 수준이다.

• 설명형 문제이며 기존 패키지와의 비교 및 특성에 대해 설명한다.

STEP2 답안 구조화 TIP

Q 웨이퍼 레벨 패키지?

• 의미: 기존 패키지 공정에서 웨이퍼를 미리 개별 Die(Chip)으로 자르지 않고 웨이퍼 형태에서 패키징하는 것

• 종류

  1. 팬 인 웨이퍼 레벨 패키지(Fan-In Wafer Level Package): 웨이퍼 위에 바로 패키지용 배선과 절연층을 만들고 연결을 위한 솔더 볼을 형성한 것

  - 장점: 가장 작은 크기의 패키지 가능, 전기적 특성 향상, 저비용 공정 가능

  - 단점: 기계적 보호 기능 약화, 신뢰성 문제, 수율에 따른 제조 비용 증가

  2. 팬 아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package): 칩의 크기와 패키지의 크기가 다르며, 칩 바깥에도 솔더볼을 구성하는 것

  - 장점: 입출력(I/O) 단자 수 증가, 기존 패키지 테스트 인프라 사용, 방열 기능 향상

  - 단점: 공정의 복잡성, 패키지 두께 증가

STEP3 모범답안

웨이퍼 레벨 패키지(Wafer Level Package, WLP)는 반도체 후 공정에 해당하는 ‘패키지 공정’에서 각광받는 기술입니다. 이 공정은 가장 일반적으로 사용되는 웨이퍼를 먼저 개별 Die(Chip)으로 자르지 않고, 한 번에 패키징하는 공법입니다. 칩을 잘라서 패키징 할 때보다 제조 원가를 크게 줄일 수 있는 것이 특징이며, 인쇄회로기판(PCB)과 반도체 사이에 들어가는 보조 기판(Substrate)도 필요하지 않아 칩 크기를 줄일 수 있다는 것도 장점입니다. 또한 이러한 기술은 더 높은 대역폭과 속도, 신뢰성을 제공하고 전력 소비량이 더 적습니다. WLP 이전에는 칩 가장자리에 부착된 패드에 와이어 본딩으로 칩을 리드 프레임에 연결했기 때문에 칩 주변에 많은 와이어가 달려 있어 데이터 전송 능력이 제한되었고, 이러한 와이어가 상대적으로 길어 시간 지연과 전력 낭비의 원인이 되기도 하였습니다.

더욱이, 점점 반도체가 다기능화되면서 요구되는 입력과 출력의 핀(Pin) 수가 많아지고 이에 따라 패키징 사이즈가 커지게 되었으며, 스마트폰 등과 같이 더욱 소형화되는 제품의 경향에 따라 반도체 두께 및 부피의 감소에 대한 요구가 많아졌습니다. 이러한 패키지 요구사항을 충족시키기 위해 개발된 기술이 WLP입니다. 그리고 여기서 한 단계 더 발전하여 Fan-Out Wafer Level Package(FOWLP)가 개발되었고, 이는 기존 Fan-In Wafer Level Package(FIWLP)보다 더 작고 성능이 고도화된 패키지 기술입니다.

예상문제 풀이

예상문제 ❷

팬 아웃 웨이퍼 레벨 패키지에 대해 설명하시오.

STEP1 접근 전략

• 설명형 문제로 난이도는 상 수준이다.

• 팬 아웃 웨이퍼 레벨 패키지는 현재 급격하게 증가하고 있는 I/O를 확보하고 칩을 줄이는 기술임을 언급하며 설명한다.

STEP2 답안 구조화 TIP

• Fan-In 기술

  - Solder ball이 칩 사이즈에 맞춰 제작됨

  - 소형 패키지 형태에 유리

  - 입출력 단자 수에 제한적

• Fan-Out 기술

  - 칩의 성능이 증가하면서 입출력 단자 수가 증가

  - 입출력 단자를 Die의 외부 면적을 활용해 배치한 기술

  - 전기적 성능 및 열 효율 우수

STEP3 모범답안

일반적인 웨이퍼 레벨 패키지(WLP)는 팬 인(Fan-In)이라고 하며, 회로의 입출력(I/O) 단자(게이트)를 Die 면적에 그대로 연결하는 것을 말합니다. 따라서 팬 인 웨이퍼 레벨 패키지(FIWLP)는 I/O 게이트에 접속할 수 있는 입력선 수에 맞춰 PCB와 연결하는 솔더 범프(솔더 볼)를 형성시킨 형태입니다. I/O와 솔더 범프의 수를 맞추면서도 솔더 범프 면적이 Die 크기를 넘지 말아야 하므로 I/O가 많지 않은 반도체에 주로 쓰입니다. 그러나 스마트폰용 모바일 프로세스 등은 다양한 기능이 집적되어 있어 I/O가 많아지고 있습니다. 이러한 문제를 해결하기 위해 칩 바깥쪽에도 패키지 I/O 단자를 배치한 것이 팬 아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP)입니다. 이 경우, 칩 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있다는 장점이 있습니다. 그리고 FOWLP는 기존 패키지 대비 칩 크기를 대폭 줄일 수 있고, 기판 비용이 없어 기존 패키지 공정 대비 원가 경쟁력이 높은 편입니다.