MOSFET

1 MOSFET의 구조

MOSFET은 금속 산화막 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)의 약자로서, MOS 커패시터 구조¹를 이용해 전계의 영향을 받아 작동하는 트랜지스터로 주로 증폭기 또는 스위치 등으로 사용된다. [그림 5-1]과 같이 MOS 커패시터의 양단에 2단자(소스, 드레인)를 추가하여, 게이트(Gate), 기판(Substrate), 소스(Source), 드레인(Drain)의 4단자로 구성된다. 이때 소스는 캐리어(전자 또는 정공)를 공급하는 단자를, 드레인은 캐리어가 빠져나가는 단자를 의미한다. MOS 커패시터는 게이트에 문턱 전압 이상의 전압을 인가했을 때 반도체 표면에 반전층(Channel)이 생겨 전하들이 모이는 원리였지만, MOSFET은 추가적으로 드레인과 소스 사이에 전압을 인가하여, 이때 생긴 전계에 의해 채널의 전하들이 움직여 전류가 흐르게 된다.

MOS 커패시터 구조¹: 금속-산화물-반도체의 구조

MOSFET은 기판의 종류와 채널에 따라 두 가지로 나뉜다. 먼저 p형 기판을 사용하여 n형의 채널이 생기는 트랜지스터는 n형 MOS 트랜지스터(nMOSFET, nMOS), 이와 반대로 n형 기판을 사용해 p형의 채널이 생기는 트랜지스터는 p형 MOS 트랜지스터(pMOSFET, pMOS)라고 한다. 여기에서 잠깐, nMOS와 pMOS의 차이를 생각해보자. nMOS는 소스와 드레인에 고농도의 Ⅴ족 원소인 비소(As) 또는 인(P)을 주입하여 형성되고, pMOS는 고농도의 Ⅲ족 원소인 붕소(B)를 주입하여 형성된다. 또 nMOS는 드레인 쪽의 전압이 소스 쪽의 전압보다 높아 드레인에서 소스 쪽으로 전류가 흐르지만, pMOS는 소스 쪽의 전압이 더 높으므로 소스에서 드레인 쪽으로 전류가 흐른다. 회로도상의 기호는 [그림 5-1]의 하단처럼 도식하며, pMOS는 게이트에 빈 원을 표시함으로써 nMOS와 구별되게 한다.

2 MOSFET의 동작 원리

(1) 에너지 밴드 다이어그램

MOSFET의 동작 원리는 MOS 커패시터에서와 마찬가지로, nMOS를 기준으로 설명한다. [그림 5-2]는 nMOS의 구조와 에너지 밴드를 나타낸 것이고, [그림 5-2(a)]에서 nMOS 구조에 있는 화살표 #1은 MOS 커패시터 단원에서 설명 시에 에너지 밴드를 그렸던 방향이다. 하지만 실제로 캐리어가 이동하는 방향은 화살표 #2 방향이므로, 이 방향의 2차원 및 3차원 에너지 밴드를 가지고 MOSFET의 동작 원리를 설명하도록 하겠다.

[그림 5-2(b)]는 MOS 커패시터의 평탄대(Flat band)² 상태(V_G = V_FB)로, 아직 채널이 형성되지 않은 상태이다. 드레인에 전압을 인가하지 않은 상황(V_D = 0V)이므로 드레인 전류도 흐르지 않는 열 평행 상태이다. 따라서 페르미 준위(E_F)가 일정하고, 소스 및 드레인과 p형 기판의 접합부에는 공핍 영역이 형성되어 공핍 영역 공간 전하로 인한 내부 전위(V_bi)가 발생한다.

평탄대²: 평탄 밴드를 의미. 실제 MOS 커패시터를 평탄대 상태로 만들기 위해서는 게이트 전압(V G)에 평탄대 전압(VFB)만큼을 걸어야 함.

[그림 5-2(c)]는 게이트에 문턱 전압을 인가(V_G = V_Th)하고, 드레인에는 아직 전압을 인가하지 않은(V_D = 0V) 강 반전 상태이다. n-p-n 접합에서 p형 반도체의 진성 페르미 준위(E_i)가 페르미 준위(E_F) 아래로 내려와 n형 반도체로 반전된 것을 확인할 수 있다. 드레인 전압(V_D = 0)이 인가되지 않아 페르미 준위가 일정하고, 소스와 드레인 양단에 전위차가 없으므로 전류가 흐르지 않는다.

이제 [그림 5-2(d)]와 같이 드레인에 양의 전압(V_DD)³을 인가하면 드레인 쪽의 밴드가 더 아래로 휘게 된다. 이렇게 되면 소스의 전자가 전계에 의해 표동(Drift)되어 드레인으로 이동하고, 전류가 흘러 평형 상태가 아니게 되므로 페르미 준위는 더 이상 상수가 아니다.

V_DD³: 동작 드레인 전압

(2) 각 상태별 캐리어의 움직임 및 전류-전압 특성

이번 절에서는 MOSFET의 동작 원리를 게이트와 드레인에 인가되는 전압에 따라 좀 더 상세히 알아보고, 입력 신호의 전달(V_G - I_D) 및 출력(V_D - I_D) 특성에 대해서도 살펴보도록 하자. 본 서에서는 특별한 언급이 없는 한 소스(Source) 단자를 접지(0V)시켜 MOSFET 각 단자의 기준 전압으로 삼는다(예 V_D = V_DS).

① 차단 영역(Cut-off region) (V_G < V_Th)

[그림 5-3]과 같이, 게이트에 문턱 전압 이하의 전압 (V_G < V_Th)이 인가된 경우를 보자. 이 경우에 채널은 공핍 또는 약 반전 상태가 되어, 드레인에 전압이 인가되더라도 소스에서 드레인으로의 전자 이동이 일어나지 않는다. 이렇게 드레인 전류가 흐르지 않는 영역을 차단 영역(Cut-off region)이라고 한다. 이 영역에서는, 후술할 문턱 전압 이하의 작은 전류가 흐를 수 있다.

② 선형 영역(Linear region) (V_G > V_Th, V_D < V_G - V_Th)

이번에는 문턱 전압 이상 (V_G > V_Th)이면서 드레인에 V_G - V_Th 미만의 전압을 인가하였다. 이 상황에서는 강 반전 상태가 되어 채널이 생성되고, 소스에서 드레인으로의 전자 이동이 일어나 드레인 전류가 흐르게 된다. 이때 반전층(채널)은 소스와 드레인 사이에서 저항의 역할을 하게 되므로, 드레인 전류가 드레인 전압에 대해 선형적으로 흐르게 되며 이 영역을 선형 영역(Linear region)이라 한다.

MOS 커패시터 단원에서 설명한 문턱 전압의 식(식 4-9)과 반도체 기초 Ⅱ단원에서 언급한 표동(Drift) 전류의 식(식 2-10)을 이용하면, 선형 영역에서의 드레인 전류(ID)를 나타내는 수식을 유도할 수 있다(이때 공핍 영역의 전하는 채널 전위 변화에 무관하다고 가정한다). 이 식을 이용해 선형 영역(낮은 드레인 전압 \frac{1}{2}V_D^2 항 무시 가능)에서의 채널 컨덕턴스(g)와 전달 컨덕턴스(g_m(lin.))도 구할 수 있다.

I_D = \frac{W}{L} \mu_n C_{ox} \left[ (V_G - V_{Th})V_D - \frac{1}{2}V_D^2 \right] \quad \text{(식 5-1)}

g = \dfrac{\partial I_D}{\partial V_D} = \frac{W}{L} \mu_n C_{ox} (V_G - V_{Th}) \quad \text{(식 5-2)}

g_m(\text{lin.}) = \dfrac{\partial I_D}{\partial V_G} = \frac{W}{L} \mu_n C_{ox} V_D \quad \text{(식 5-3)}

(W: nMOS의 채널 폭(Width), L: 채널의 길이(Length), μ_n: 채널 영역의 전자 이동도(Mobility), C_{OX}: 게이트 산화막의 정전용량)

이 식은 강 반전 상태까지 유효하며, 드레인 전류가 드레인 전압에 비례하여 흐르는 것을 알 수 있다. 이러한 특성은 [그림 5-4]의 출력(V_D - I_D) 그래프에서도 볼 수 있다. 한편 그래프에서 드레인 전압이 어느 정도 증가하면 드레인 전류의 증가폭이 감소하면서 약간 휘는 현상이 보여진다. 이는 드레인 전압이 증가하면 드레인 부분의 공핍 영역이 증가하면서 반전층 폭이 감소하게 되어 캐리어 수가 감소하기 때문이다. 수식적으로는 드레인 전류 식의 \frac{1}{2}V_D^2 항이 커지는 것으로 설명할 수 있다.

③ 핀치 오프 영역(Pinch-off region) (V_G > V_Th, V_D = V_DSAT = V_G - V_Th)

이번에는 문턱 전압 이상의 게이트 전압이 인가된 상태(V_G > V_Th)에서, 드레인 전압이 점차 증가하여 게이트 전압과 같아진 상황(V_D = V_G - V_Th)을 보자.

이 경우에는 [그림 5-5]와 같이 게이트 전압에 의해 생성된 반전층(채널)이 드레인 전압에 의해 상쇄된다. 결국 드레인 부분에서 채널이 사라지는 핀치 오프(Pinch-off) 현상이 발생하게 되는데, 이렇게 게이트 전압(V_G) - 문턱 전압(V_Th)과 동일하게 되는 드레인 전압을 포화 드레인 전압(Saturation drain voltage, V_DSAT)이라고 한다. 따라서 게이트 전압이 증가함에 따라 핀치 오프가 발생하는 포화 드레인 전압(V_DSAT)도 증가하게 되는 것이다.

④ 포화 영역(Saturation region) (V_G > V_Th, V_D > V_DSAT)

포화 영역은 핀치 오프 상태에서, [그림 5-6]과 같이 드레인 전압이 더 증가해 포화 드레인 전압 이상(V_D > V_DSAT)이 된 상황이다. 이 상황에서는 핀치 오프되는 지점이 드레인에서 소스 쪽으로 계속 밀리며, 드레인 전류가 더 이상 드레인 전압에 의존하지 않고 일정하게 포화된다. 이는 장 채널에서는 핀치 오프 지점과 드레인 사이의 거리([그림 5-6]에서의 ∆L)가 전체 채널의 길이 대비 매우 짧으므로 게이트 전압에 의해 생성되어 이동하는 캐리어(전자)의 양은 거의 같고, 핀치 오프 지점과 드레인 사이에 걸리는 전압(V_D - V_DSAT)이 단순히 핀치 오프 지점까지 도달한 전자를 드레인 쪽으로 끌어당기는 역할만 하게 되어 전체 전류의 양이 일정하게 유지되기 때문이다.

이 영역에서 드레인 전류의 식은 선형 영역에서의 전류 식을 변형(V_D = V_G - V_Th = V_DSAT)하여 다음 식과 같이 나타낼 수 있으며, 전달 컨덕턴스(g_m(sat.))도 구할 수 있다. 이 식을 통해 포화 영역에서의 드레인 전류(I_D)는 게이트 전압(V_G - V_Th)의 제곱에 비례하여 증가함을 알 수 있다.

I_D = \frac{W}{2L} \mu_n C_{ox} (V_G - V_{Th})^2 = \frac{W}{2L} \mu_n C_{ox} V_{DSAT}^2 \quad \text{(식 5-4)}

g_{m(\text{sat.})} = \frac{\partial I_D}{\partial V_G} = \frac{W}{L} \mu_n C_{ox} (V_G - V_{Th})\quad \text{(식 5-5)}

3 소자 축소(Scale-down)의 영향

Texas instruments의 엔지니어인 잭 킬비(Jack Kilby)가 1959년에 집적회로를 발명한 이후, 반도체는 눈부신 발전을 거듭해 왔다. 그 후 1965년에는 페어 차일드의 연구원으로 있던 고든 무어(Gordon Moore)가 ‘반도체 칩의 밀도가 매 2년마다 2배로 늘어난다’는 실험적인 법칙을 발표하였고, 이는 장래 반도체의 성능 향상을 예측할 수 있는 기준으로 사용되어 왔다. 이렇게 반도체 칩의 집적도를 올리기 위해 트랜지스터의 축소화(Scale-down)가 꾸준히 진행되고 있으며, 덕분에 집적도의 증가뿐만 아니라 트랜지스터의 저 전력화와 고속화도 이룰 수 있었다. 이러한 소자의 축소화를 합리적으로 달성할 수 있는 등전기장 스케일링(Constant field scaling) 이론이 1974년 IBM의 드나드(Dennard)에 의해 트랜지스터 수준에서 제시되었다. 그 내용은 [그림 5-7]과 같이 채널(게이트) 길이의 감소에 따라 관련되는 다양한 항목들도 이에 비례하여 축소시키면 트랜지스터 내부의 전계가 그대로 유지된 채로 집적도와 성능의 향상이 가능하다는 것이다. 그러나 반도체를 수급하는 시스템 업체 입장에서 서로 다른 부품들의 전원 전압이 동시에 감소하지 않기 때문에 전원 전압의 축소가 쉽지 않다. 따라서 트랜지스터는 축소되었으나 전원 전압이 축소되지 않아 내부의 수직, 수평 전계가 증가하고 이로부터 단 채널 효과(Short channel effect) 문제가 발생하게 되는 것이다.

한편 채널 길이가 소스 및 드레인 접합의 공핍 영역 폭에 비견될 수 있을 만큼 작아졌을 때 MOSFET의 소자 축소 효과가 발생한다. 이러한 소자 축소 효과를 광의적으로 단 채널 효과(Short Channel Effect)라 한다. 단 채널 효과에는 문턱 전압 저감 현상(V_Th roll-off), 드레인 전압에 의한 장벽 저하(Drain induced barrier lowering), 캐리어의 속도 포화 현상(Velocity saturation), 열 전자 효과(Hot electron effect), 채널 길이 변조(Channel length modulation) 등의 다양한 문제들이 있다. 이 중 문턱 전압 저감 현상(V_Th roll-off)을 협의적 의미의 단 채널 효과라고 정의하기도 한다.

(1) 문턱 전압 저감 현상(V_Th roll-off)

문턱 전압 저감 현상(V_Th roll-off)은 상술한 바와 같이 협의적 의미의 단 채널 효과로, 게이트 길이가 짧아짐에 따라 문턱 전압이 낮아지는 현상을 말한다. 이는 MOS 커패시터 단원에서 살펴 본 문턱 전압식과 관련 있다. 구체적으로는 산화막에 걸리는 전압과 관련된 항목 Q_d/C_i의 공핍층 전하(Q_d)와 관련이 있다.

V_{Th} = V_{FB} - \frac{Q_d}{C_i} + 2\phi_F\quad \text{(식 5-6)}

MOSFET의 채널 아래에 생기는 공핍 영역은 대부분 게이트 전압에 의해 만들어지지만, [그림 5-8]의 삼각형 영역은 소스와 드레인에 의해 만들어진 공핍 영역 전하의 영향을 받고 있다. 장 채널에서는 공핍 영역 전하에 대한 영향(삼각형 영역)이 전체 공핍 영역 전하량에 비해 무시할 수 있는 수준이지만, 채널의 길이가 감소함에 따라 공핍 영역 전하에 대한 영향이 상대적으로 더 커지게 되므로, 이를 무시할 수 없게 된다. 이러한 효과를 전하 공유(Charge sharing) 현상이라고 한다. 따라서 최대 공핍 영역을 형성하기 위해 산화막에 인가해 주는 게이트 전압이 줄어들고 이것이 바로 문턱 전압의 감소로 나타나는 것이다.

V_{Th} = V_{FB} - \dfrac{Q_d}{C_i} + 2\phi_F \Rightarrow V_{Th} = V_{FB} - \dfrac{(Q_d - Q_d')}{C_i} + 2\phi_F \Rightarrow V_{Th}\text{ 감소} \quad \text{(식 5-7)}

[그림 5-9]는 채널 길이에 따른 문턱 전압을 도시한 것이다. 그런데 채널 길이가 감소함에 따라 문턱 전압이 저하되는 단 채널 효과(V_Th roll-off)와는 양상이 다르게, 어느 정도 채널 길이가 감소할 때까지는 오히려 문턱 전압이 증가하다 그 이후로 다시 감소하는 역 단 채널 효과 Reverse Short Channel Effect, RSCE)가 관찰되었다.

초기에는 이 현상의 원인이 후술할 ‘DIBL 또는 펀치 쓰루(Punch through) 현상의 억제를 위한 조치인, 후광(Halo) 이온 주입’의 효과라고 알려졌으나, 후광 이온 주입을 하지 않은 경우에도 동일 현상이 발견되었다. 그리고 그 원인은 다음과 같다. n⁺ 소스, 드레인의 이온 주입 시, 격자 간 공극(Interstitial)과 같은 결정 결함(Defect)을 막기 위해 고온 열처리(Anneal)가 진행되는데, 이 과정에서 [그림 5-9(b)]처럼 결함이 실리콘 내부로 급속하게 확산된다. 이에 따라 실리콘 기판에 있던 붕소(B)는 결정 결함을 따라 채널에 가까운 소스, 드레인 근처로 올라와 쌓이고, 이러한 붕소의 농도 증가 현상에 의해 역 단 채널 효과가 발생한다. 이 현상은 과도 증속 확산(Transient Enhanced Diffusion, TED)이라고 한다. 이 현상에 대해서는 이온 주입 공정 단원에서 상세 설명한다. 정리하자면, 일정 채널 길이까지의 감소는 과도 증속 확산의 영향으로 문턱 전압이 증가하지만, 그 이후에는 앞서 설명한 단 채널 효과(V_Th roll-off)에 의해 문턱 전압이 다시 감소하게 되는 것이다.

(2) 문턱 전압 이하 누설 전류(Sub-threshold leakage current)

지금까지의 MOSFET은 문턱 전압 이하에서 드레인 전류가 전혀 흐르지 않는 이상적인 경우로 가정하여 설명하였다. 하지만 실제 MOSFET은 문턱 전압 이전(0 < \phi_S < 2\phi_F의 약 반전 상태)에도 미량의 전류가 흐르며, 이러한 전류를 문턱 전압 이하 누설 전류(Sub-threshold leakage current)라고 한다. 문턱 전압 이하 누설 전류는 장 채널에서도 발생되는 문제이나, 단 채널 MOSFET에서는 문제가 더욱 심각해지므로 본 절에서 다루기로 한다. [그림 5-10]과 같이 문턱 전압 이상에서는 전류의 대부분이 드레인 전압에 의한 표동 전류이지만, 아직 완전한 반전층이 생기지 않은 상태에서는 소스와 채널 사이의 캐리어 농도 차이에 의한 확산 전류가 주도적인 전류가 된다. 문턱 전압 이하에서의 전류 식은 확산 전류 식과 캐리어 농도를 이용해 다음과 같이 표현할 수 있다.

I_D = \mu C_d \frac{W}{L} \left( \frac{kT}{q} \right)^2 \left( 1 - e^{-\dfrac{qV_D}{kT}} \right) \left( 1 - e^{\dfrac{q(V_G - V_D)}{\eta kT}} \right) \quad \text{(식 5-8)}

(C_d: 공핍 영역 정전용량, V_D: 드레인 전압)

지수 함수 항을 제외한 앞 부분은 주로 상수 항이고, 첫 번째 지수 함수 항은 드레인 전압이 q/kT 이상으로 조금만 올라가도 무시될 수 있다.⁴ 마지막 지수 함수 항은 게이트 전압에 따라 확산 전류(I_D)가 지수 함수적으로 증가함을 보여 준다. 이를 토대로 [그림 5-11]의 게이트 전압에 대한 로그 드레인 전류(logI_D)의 그래프는 선형적으로 그려진다.

장 채널에 한해 가능하며, 단 채널의 경우는 이후 설명할 드레인에 의한 전위 장벽 저하(Drain Induced Barrier Lowering, DIBL)라는 현상으로 드레인 전압의 함수가 됨.⁴

여기에서 잠깐, 중요한 변수 두 가지를 정의하려고 한다. 하나는 위 식에서 봤던 η 값이다. 우리가 게이트 전압을 변동시키는 것은, 실리콘 표면에서의 표면 전위(\phi_S)를 변화시켜 소스와 채널 간의 내부 전위 장벽을 움직이고 전자의 이동을 제어하기 위함이다. 표면 전위는 다음 식과 같이 게이트 산화막에 의한 정전용량(C_i)과 실리콘 표면에 형성된 공핍 영역에 의한 정전용량(C_d)의 비율로서 결정되는데, 우리가 정의하려는 η은 (1 + C_d/C_i)을 나타낸다.

\phi_S = [C_i / (C_i + C_d)] V_G \quad \text{(식 5-9)}

위 식을 통해, η 값이 작을수록 게이트 전압으로 표면 전위를 잘 제어할 수 있음을 알 수 있다. 만약 공핍 영역에 의한 정전용량(C_d)이 0이고 게이트 산화막에 의한 정전용량(C_i)만 존재했을 때는 게이트에 인가한 모든 전압이 표면 전위가 될 것이다. 그러므로 게이트 전압만으로 표면 전위를 제어하기 위해서는, 가능한 한 산화막의 정전용량(C_i)을 크게 하거나 실리콘 공핍 영역에 의한 정전용량(C_d)을 최소화시킬 필요가 있다.

또 다른 중요한 변수 하나는 문턱 전압 이하의 기울기(Sub-threshold Swing, SS 또는 S-Factor)이다. 이는 다음 식과 같이 드레인 전류가 10배(로그 그래프상으로 1 오더(Order)) 변화하기 위해 게이트에 인가되는 전압의 변화량으로 정의한다. 이러한 정의는 [그림 5-11]에서 설명했듯이 문턱 전압 이하에서 로그 드레인 전류(logI_D) 값이 게이트 전압에 대해 선형적으로 변하기 때문에 가능한 것이다.

S = dV_G / d(\log I_D) = \ln 10 \, (dV_G / d(\ln I_D)) = 2.3 (kT / q) (1 + C_d / C_i)\quad \text{(식 5-10)}

SS는 [그림 5-11] 그래프 기울기의 역수를 의미하며, SS 값이 작아질수록(기울기가 커질수록) 트랜지스터의 ON/OFF 특성이 좋아지면서 오프 전류(Off-current)도 개선된다. 이러한 현상은 단 채널 소자일수록 영향이 커진다. 따라서 SS 값을 감소시키기 위한 노력이 필요한데, 앞에서와 마찬가지로 공핍 영역에 의한 정전용량(C_d)의 최소화, 게이트 산화막에 의한 정전용량(C_i)의 최대화가 이루어져야 한다. 이때, 공핍 영역에 의한 정전용량(C_d)은 채널의 도핑 농도를 감소시켜 공핍 영역의 두께를 증가시킴으로써 줄일 수 있고, 게이트 산화막에 의한 정전용량(C_i)은 게이트 산화막의 두께를 감소시키거나 고 유전율의 절연막을 사용하는 방법으로 증가시킬 수 있다. 하지만 이러한 문턱 전압 제어는 심사숙고하여 진행할 필요가 있다. 문턱 전압을 너무 낮추면 오프 전류가 증가하고, 오프 전류의 감소를 위해 문턱 전압을 증가시키면 온 전류(On-current)가 감소하는 부작용이 발생하기 때문이다. 따라서 양자 간의 적절한 상호 보완이 필요하다.

앞의 SS에 대한 식(식 5-10)에서 상수 부분(2.3kT/q)은 실온에서 이론적으로 약 60mV의 값을 가진다. 하지만 불행히도, 효과적으로 잘 설계된 MOSFET조차 SS가 60mV/dec보다 조금 더 큰 값을 가지고 있다. 이론적으로 기존의 MOSFET이 60mV 이하의 SS을 갖는 것은 불가능하며, 60mV 이하의 SS을 갖는 소자의 구현을 위해서 터널링 전계효과 트랜지스터와 같은 새로운 개념의 소자 혹은 저온 동작 트랜지스터 등의 다양한 연구가 진행 중에 있다.

(3) 채널 길이 변조(Channel length modulation)

앞서 설명한 바와 같이 MOSFET은 3가지 영역(차단, 선형, 포화 영역)에서 동작한다. 이 중 포화 영역은 핀치 오프 현상으로 인해 드레인 전류가 드레인 전압과 무관하게 일정한 영역이다. 드레인 전압이 게이트 전압-문턱 전압 간 차이와 같아지면(V_D = V_G - V_Th), 채널과 드레인이 만나는 지점에서 핀치 오프 현상이 발생한다.

[그림 5-12(a)]와 같이 드레인 전압이 증가하면, 핀치 오프 지점이 드레인에서 소스 쪽으로 이동하면서 트랜지스터의 유효 채널 길이가 감소하게 된다. 채널 길이의 감소는 포화 영역에서도 드레인 전류가 드레인 전압의 영향을 받게 만들고, 드레인 전압 증가에 따라 드레인 전류가 증가하는 채널 길이 변조(Channel length modulation) 현상을 불러일으킨다. 장 채널 소자에서는 이러한 현상이 큰 의미가 없지만, 단 채널 소자에서는 얘기가 달라진다. 드레인 전압의 변동에 따라 전류의 안정적인 공급에 문제를 초래할 수 있어 단 채널 소자에 적지 않은 영향을 미치기 때문이다.

[그림 5-12(b)]와 같은 장 채널 트랜지스터의 포화 영역 전류 식에, 드레인 전류가 채널 길이(L)에서 줄어든 채널 길이(ΔL)에 반비례한다는 의미의 관계식(I_D∝1/(L - ΔL))을 대입하면, [그림 5-12(c)]의 하단 식(식 5-11)을 유도할 수 있다. 이 식은 채널 길이 변조의 영향으로 드레인 전압이 증가함에 따라 드레인 전류가 증가함을 나타내며, 여기서 λ는 채널 길이 변조 변수(Channel length modulation parameter)이다. MOSFET 제조 공정에서는 기판의 불순물 도핑 농도를 높여 채널 길이 변조 변수(λ)가 작은 값을 갖도록 하고 있다.

(4) 드레인 전압에 의한 장벽 저하(Drain Induced Barrier Lowering, DIBL)

드레인 전압에 의한 장벽 저하 효과는 소스에서 드레인 쪽으로의 전자 이동을 위해 넘어야 하는 내부 전위 장벽의 모양에 의존한다. [그림 5-13(a)]와 같이 드레인 전압(V_D) 및 게이트 전압(V_G)이 0V인 경우에는, 소스에서 드레인 쪽으로의 전자 흐름을 막는 내부 전위 장벽이 존재하는데 이상적으로 게이트 전압은 전자의 이동을 위해 내부 전위 장벽을 낮추는 유일한 전압이어야 한다.

[그림 5-13(b)]와 같이 채널이 짧아지고 드레인 전압(V_D)이 증가하게 되면, 공핍 영역이 소스와 채널 사이의 전위 장벽에 영향을 미치는 지점까지 확장된다. 궁극적으로 게이트 전압이 아닌 드레인 전압에 의해 채널과 소스 간의 내부 전위 장벽이 낮아지고, 이로 인해 [그림 5-13(c)]와 같이 누설되는 드레인 전류가 증가하는 현상이 발생한다. 이 현상을 드레인 전압에 의한 장벽 저하(Drain Induced Barrier Lowering, DIBL)라 부르며, 다음과 같이 표현할 수 있다.

\text{DIBL} = [V_{Th}({V_D}^{low}) - V_{Th}(V_{DD})]\quad ({\scriptsize \text{특정 전류에서}}) \quad\text{(식 5-12)}

({V_D}^{low}: 매우 낮은 드레인 전압, V_{DD}: 동작 드레인 전압)

채널 길이에 따른 문턱 전압을 도시한 [그림 5-13(d)]에서 드레인 전압이 높을 경우 문턱 전압의 감소가 심해짐을 알 수 있다.

(5) 펀치 쓰루(Punch-Through) 현상

[그림 5-14(a)] 및 [그림 5-14(b)]와 같이, 드레인 전압 인가 시에 드레인 접합 공핍 영역이 소스 접합 공핍 영역과 만나 게이트의 제어를 전혀 받지 못하는 영역이 생긴다. 그렇게 되면 실리콘 표면이 아닌 하부에 전류 전도 경로가 형성되어 드레인에서 소스 쪽으로 큰 전류가 흐르는 펀치 쓰루(PunchThrough)현상이 발생한다. 앞서 설명한 DIBL 현상이 심화된 경우로 볼 수 있으며, 펀치 쓰루 현상이 일어나는 전압은 다음과 같이 기판 농도와 채널 길이의 함수로 표현할 수 있다.

펀치 쓰루 현상의 대책으로는 소스, 드레인 접합 깊이(Junction depth, X_j)의 감소와 펀치 쓰루가 발생하는 깊이에서의 기판 농도 증가 등의 방법이 있다. 이 중 기판 농도 증가를 위해, [그림 5-14(e)]와 같이 적정 깊이를 목표로 전체적으로 도핑 농도를 증가시키는 펀치 쓰루 방지 이온 주입(Punch Through Stop ion implant, PTS)이 사용됐다. 하지만 이 경우에는 기판 바이어스 효과 및 접합 정전용량의 문제가 있었고, 이를 개선하기 위해 나온 것이 바로 후광 이온 주입(Halo ion implantation) 방법이다. 드레인 전압이 증가하면, 소스와 드레인 접합의 아래 모서리에 있는 공핍 영역이 확장되는데, [그림 5-14(f)]와 같이 후광 이온 주입은 이 영역의 농도만을 올리는 방법이다.

(6) 속도 포화 현상(Velocity saturation)

반도체 기초 Ⅱ단원에서 설명했듯이, 캐리어의 속도는 [그림 5-15(a)]와 같이 강 전계하에서 전계에 비례(v = με)하다가, 강 전계(> 10³V/cm)가 되면 캐리어의 평균 열적 속도(v_sat, 전자의 경우, 10⁷cm/s) 부근에서 포화되는 모습을 보인다. 이는 전계에 의해 열적 속도 이상의 에너지가 추가 전달됐을 때, 추가된 에너지가 캐리어의 속도 증가에 기여하지 못하고 실리콘 격자 내로 전달되었기 때문이라고 설명하였다.⁵

광학 포논 산란(Optical phonon scattering)의 효과로 해석⁵

속도 포화 현상은 단 채널 트랜지스터에서 크게 나타나는데, 이는 채널 길이가 짧아져 소스/드레인 사이의 전계가 강해졌기 때문에 낮은 드레인 전압에서 속도 포화가 일어나게 되는 것이다. 따라서 [그림 5-15(b)]와 같이 단 채널에서는 핀치 오프에 의한 것보다 캐리어의 속도 포화에 의해 더 낮은 드레인 전압에서 전류 포화가 일어난다.

장 채널에서는 게이트 전압의 증가에 따라 게이트 전압의 제곱에 비례(I_DSAT ∝V_G²)하여 전류의 증가 폭이 점점 커졌으나, 단 채널에서는 동일 드레인 전압에서 속도 포화가 일어나므로 게이트 전압 증가에 따라 전류는 선형적으로 증가하게 된다(I_DSAT ∝V_G).

(7) 게이트에 의한 드레인 누설 전류(Gate Induced Drain Leakage, GIDL)

OFF 상태의 MOSFET에서 게이트와 드레인 간의 전압 차이가 큰 경우를 살펴보자. 이는 nMOS기준으로 봤을 때, 게이트 전압에는 0V 또는 음의 전압이 인가되고⁶, 드레인에는 양의 전압이 걸리는 상황에 해당한다. 이 경우에 게이트와 드레인이 서로 중첩되는 드레인의 표면에는 양단 간의 강한 전계로 인해 전자가 표면으로부터 밀려나게 되고, 그 공간에 공핍 영역(Deep depletion)이 생성된다. 드레인 영역은 저항을 낮추기 위해 고농도로 도핑되므로, 공핍 영역의 두께가 매우 얇다.

오프 전류(Off-current) 제어를 위한 목적임.⁶

이러한 조건 속에서 GIDL이 일어나는 원리는 이렇다. 먼저 드레인에 양의 전압을 인가함으로써, [그림 5-16(a)]와 같이 페르미 준위가 내려가고 드레인 표면에서의 에너지 밴드가 아래로 휘게 된다. 그 결과 가전자대의 전자가 얇아진 밴드를 터널링⁷하여 전도대로 이동할 수 있는 환경이 조성된다. 이후 전도대로 이동한 전자는 양전압이 인가된 드레인으로 이동하고 가전자대에 생성된 정공은 가장 전위가 낮은 기판으로 이동하여, [그림 5-16(b)]와 같이 드레인에서 기판으로의 누설 전류가 생기게 되는 것이다. 이 현상을 게이트에 의한 드레인 누설 전류(Gate Induced Drain Leakage, GIDL)라고 한다.

터널링⁷: 에너지 장벽이 강한 전계에 의해 기울어지면, 가전자대와 전도대 간의 거리가 가까워져 캐리어가 에너지 장벽을 뚫고 통과할 수 있는 양자역학적 현상

GIDL 현상은 채널 길이에 대한 의존성은 크지 않지만, 대기 전류를 증가시키고, 차단 영역에서 MOSFET의 누설 전류를 일으키는 주된 요인으로 작용한다. 따라서 DRAM과 같은 메모리 소자의 셀 트랜지스터에 있어 접합 누설 전류에 의한 리프레시(Refresh) 특성 문제로 작용할 수 있으므로 개선이 필요하다. 이를 개선하기 위해 다음과 같은 방법이 사용된다.

(8) 열 전자 효과(Hot electron effect)

[그림 5-17]과 같이, MOSFET의 채널 길이가 짧아짐에 따라 채널 방향의 전계가 강해지는데, 이때 채널 내 전계 분포는 핀치 오프가 생기는 드레인 근처에서 최대치를 보이게 된다.

이러한 강한 전계 내에서 전자는 소스에서 드레인 쪽으로 움직이면서 높은 에너지를 받게 되고, 이 전자를 열 전자(Hot electron)라 한다. 그런데 만약 [그림 5-18]의 경우처럼, 전자가 실리콘(Si)과 실리콘 산화막(SiO_2)의 전도대 에너지 차이(3.1eV) 이상의 에너지를 얻게 되면 어떻게 될까? 이때는 열 전자가 실리콘 산화막으로 주입되어 게이트 전류를 형성하거나 게이트 산화막에 포획되어 문턱 전압의 상승을 초래한다. 또한 [그림 5-19]와 같이, 채널을 따라 이동하는 열 전자는 산화막 경계면에 충돌하면서 수소로 피복(Passivation)되어 있던 실리콘의 불포화 결합(Dangling bond) 등의 계면 상태(Interface state)에 있는 수소 결합을 끊는다. 그렇게 되면 복원된 계면 상태에 전자가 포획되거나 전기력(쿨롱의 힘)에 의해 전자의 움직임이 방해받아 [그림 5-20]과 같은 이동도(Mobility)의 감소를 초래한다. 이동도의 감소는 전달 전도도(Trans-conductance, g m)의 열화를 가져오고, 궁극적으로는 ON 전류의 감소로 이어지게 된다.

이 외에도 강한 에너지를 가진 열 전자는 [그림 5-21]과 같이 실리콘 격자와 충돌하여 실리콘 원자를 이온화시키고 전자-정공 쌍을 생성시키는 충돌 이온화(Impact ionization)를 일으킨다. 이렇게 생성된 전자-정공 쌍의 전자는 에너지를 받아 다시 열 전자가 되고, 실리콘 격자와 충돌하여 또 다른 전자-정공 쌍을 만들어 낸다. 이 과정이 반복되면서 전자와 정공이 대량 생성되고, 만들어진 전자-정공 쌍 중 전자는 양전압이 인가되어 있는 드레인으로, 정공은 기판으로 빠져 나가면서 기판 전류(I_sub)를 형성한다(소스 쪽으로는 PN 접합 내부 전위 때문에 이동이 어렵다). 이때 형성된 기판 전류는 저항으로 인해 기판 내에 전위차를 발생시킨다. 이로써 0V로 접지되어 있는 소스보다 기판의 전위가 더 높아져 소스와 기판이 순방향인 PN 접합 조건이 되고, 역방향으로 바이어스되어 있는 기판과 드레인이 맞물려 기생 바이폴라 트랜지스터 동작을 하게 되어 스냅 백(Snap-back)⁸ 및 CMOS 래치 업(Latch-up)⁹ 등의 의도하지 않은 많은 전류가 흐르는 불량을 초래한다. 이와 같은 현상을 통틀어 열 캐리어 효과(Hot Carrier Effect, HCE)라고 한다.

스냅 백⁸: 드레인 전류가 정상적으로 흐르다 갑자기 증가하는 현상

래치 업⁹: 집적회로(IC)에서 내부 접합부 일부가 도통(전류가 흐르는 상태)되어 집적회로에 순간적으로 과전류가 흘러 파괴에 이르는 현상

한편, 캐리어 중 정공은 전자에 비해 이동도가 낮아 열 정공 발생 확률도 낮고 실리콘과 실리콘 산화막 간의 가전자대 에너지 차이가 4.7eV로 전도대역보다 커([그림 5-18] 참조) 큰 문제가 되지 않았으나, 최근 들어 소자의 미세화가 거듭됨에 따라 p채널 MOSFET에서의 열 정공 효과에 대한 연구 및 대책들이 나오고 있다.

여기에서 잠깐, 열 캐리어 효과(HCE)에 대한 여러 대책 중에서 가장 효율적이고 널리 사용되는 방법인 저 농도 도핑 드레인(Lightly Doped Drain, LDD) 기술에 대해 소개하겠다. 먼저 제작 공정에 대해 설명하면, [그림 5-22]와 같이 게이트를 패터닝한 후 인(P)과 같은 V족 원소를 저농도 도즈(10¹³~10¹⁴/cm²)로 이온 주입한다. 그 후 산화막 또는 질화막 등의 절연막을 증착하고 이방성¹⁰ 건식 식각을 통해 스페이서¹¹를 형성한다. 그 후 소스와 드레인의 형성을 위해 고농도(~10¹⁵/cm²)의 비소(As) 등 V족 원소를 이온 주입함으로써 LDD 구조를 형성할 수 있다.

이방성¹⁰: 물체의 물리적 성질이 방향에 따라 다른 성질로, 방향에 따라 공정 진행 정도가 다름을 의미. 상세 내용은 식각 공정 단원 참고

스페이서¹¹: [그림 5-22]에서와 같이 게이트 측면에 절연막(산화막 또는 질화막)을 붙인 것. 실리콘 기판에 도펀트(Dopant)를 주입하는 과정에서 스페이서 아래에 이온 주입이 되지 않도록 하기 위함임.

LDD는 [그림 5-23]과 같이 LDD를 적용하지 않은 기존 구조에서 전계가 가장 강한 드레인 부근의 드레인 도핑 농도를 감소시키는 것이다. LDD를 적용한 구조에서 드레인에 양의 전압이 인가되면 도핑 농도가 낮아진 LDD 영역은 공핍 영역의 폭이 커지고, 이에 따라 전계도 LDD가 끝나는 영역까지 확장된다. 인가한 드레인 전압은 LDD를 적용하지 않은 기존 구조와 동일하고, 전계를 적분한(전계 곡선의 하부 면적) 값이 같아야 하므로 LDD를 적용한 경우의 최대 전계는 낮아져야 한다. 충돌 이온화(Impact ionization)는 최대 전계에 대해 지수 함수적으로 증가하므로 열 전자 효과에 대한 최대 전계의 감소 효과는 매우 탁월하다. 그러나 LDD 영역은 기존 n⁺ 고농도 영역 대비 저농도이므로 소스/드레인 직렬 저항이 증가하는 부작용이 있어, ON 전류의 감소가 불가피하다. 따라서 LDD 이온 주입 공정은 열 전자 효과에 있어 전계 완화에 의한 소자 신뢰성 개선과 ON 전류 감소에 따른 소자 스피드 저하 문제, 이 양자 사이의 타협점을 찾아 적정 조건을 찾는 것이 중요하다.