금속배선 공정

앞선 단원에서 반도체는 외부에서 인가된 전압을 이용해 동작한다고 말한 바 있다. 이에 따라, 외부에서 인가된 전기적 신호가 잘 전달되도록 반도체의 회로 패턴을 따라 금속배선을 연결하는 작업이 필요하다. 이렇게 반도체 공정(포토, 식각, 이온 주입 등)을 거쳐 만들어진 회로 패턴을 따라 금속배선을 이어 주는 공정을 금속배선(Metallization) 공정이라 한다.

반도체 제조 공정은 통상, [그림 5-1(a)]와 같이 전 단계 공정(Front End Of Line, FEOL), 중간 단계 공정(Middle End of Line, MEOL), 후 단계 공정(Back End Of Line, BEOL)의 3단계로 구분할 수 있다. 전 단계 공정은 웨이퍼 투입부터 트랜지스터가 만들어지는 공정 단계이고, 중간 단계 공정은 층간절연막(ILD)을 뚫어 제1 금속층(M1)과 실리콘 기판 상의 p 및 n 접합 확산층 또는 다결정 실리콘 전극(게이트 등)을 연결하는 과정으로, 콘택 홀(Contact hole) 및 플러그(Plug)를 형성하는 공정 단계이다. 후 단계 공정은 각 금속층간절연의 역할을 하는 금속배선층간절연막(Inter-Metal Dielectric, IMD)을 뚫어 상하부 금속층을 서로 연결하는 과정으로, 비아 홀(Via hole, V) 및 다층 금속층(Multi-level metal layer), 최종 보호막을 형성하는 공정 단계이다.

본 단원에서는 전 단계 공정(FEOL)에서 실리사이드(Silicide)와 폴리사이드(Polycide) 및 자기 정렬 실리사이드(Self-Aligned silicide) 공정에 대해 설명하고, 중간 단계 공정(MEOL)에서는 확산 방지층(Diffusion barrier 또는 Liner)을 포함한 텅스텐(W) 플러그 공정에 대해 설명한다. 그리고 후 단계 공정 (BEOL)에서는 알루미늄(Al)과 구리(Cu) 배선 및 저 유전율 절연체(Low-k dielectric)에 대해 설명하도록 하겠다.

우선, 금속 배선은 통상 [그림 5-1(b)]와 같이 피치(Pitch, 폭과 간격)를 기준으로 국소(Local) 배선, 중역(Intermediate) 배선, 광역(Global) 배선으로 구분한다. 국소 배선은 주로 근거리 간의 배선으로 피치가 좁고, 수직 구조상에서 하부층에 속한다. 상대적으로 고온의 열 처리량(Thermal budget)을 거쳐야 하므로, 열적 안정성이 뛰어난 고 융점 금속 및 다결정 실리콘을 사용하고, 저항도 높은 편에 속한다. 이에 반해 광역 배선은 주로 전원과 같이 선폭이 넓고 먼 거리를 연결하는 저 저항의 금속배선이다. 이러한 금속배선이 갖춰야 할 요건은 다음과 같다.

2 실리사이드(Silicide) 및 폴리사이드(Polycide) 공정

먼저, 전 단계 공정(FEOL)의 실리사이드(Silicide)와 폴리사이드(Polycide) 공정에 대한 내용이다. 실리콘은 [그림 5-2]와 같이 금속과 반응하여 안정적인 금속 또는 반도체 특성을 가진 화합물인 실리사이드(Silicide)를 형성한다.

소자의 미세화(Scale-down)에 따라 MOSFET의 소스와 드레인의 접합 깊이가 얕아지고 있고, 이는 소스와 드레인의 기생 저항을 증가시켜 결국은 소자의 속도를 감소시키게 된다. 고 융점 금속(Refractory metal)인 실리사이드는 이러한 소스/드레인뿐 아니라 게이트의 면저항을 감소시키는 데에도 사용되는 공정 방법이며, 널리 사용되는 물질에는 티타늄(Ti), 텅스텐(W), 코발트(Co), 니켈 실리사이드(TiSi₂, WSi₂, CoSi₂, NiSi) 등이 있다. 이때 단결정 실리콘과의 반응으로 형성되는 것을 실리사이드(Silicide), 다결정 실리콘(Polycrystalline silicon)과의 반응으로 형성되는 것을 폴리사이드(Polycide)라고 한다. 실리사이드는 금속과 실리콘의 동시 스퍼터링(Co-sputtering)에 의해 증착이 이루어지거나, 금속 증착 후 고온(600~850℃)의 열처리를 통한 금속과 실리콘 사이의 화학 반응을 거쳐 형성된다. 순수한 금속 대비 저항은 높지만, 상대적으로 고온의 열처리를 잘 견딘다는 장점 때문에 하단의 근거리 배선에 실리사이드를 적용하고 있다.

MOSFET의 자기 정렬 실리사이드(Self-Aligned Silicide, 살리사이드, SALICIDE) 공정에 있어 실리사이드는 단결정 실리콘(소스 및 드레인 물질) 및 다결정 실리콘(게이트 전극 물질)과 금속(티타늄(Ti) 등) 간의 화학 반응에 의해 형성된다. 공정 순서는 [그림 5-3]에 도시하였다.

먼저 ① 게이트 및 저 농도 드레인(Lightly Doped Drain, LDD)을 형성한 후, 그 위로 ② CVD를 통한 산화막(SiO₂)을 증착한다. 그러고 나서 ③ 반응성 이온 식각(RIE)을 통해 소스, 드레인 및 게이트 상부의 산화막은 모두 제거하고 게이트 측벽에만 산화막 스페이서(Spacer)를 형성한다. 다음 n⁺/p⁺ 소스 및 드레인을 형성하고, ④ 상부에는 티타늄(Ti) 금속을 증착한다. 이후 ⑤ 1차 급속 열처리(Rapid Thermal Annealing, RTA)를 통해 소스, 드레인 및 게이트 상부에 고 저항의 C49-TiSi₂를 형성시킨다. 이때 산화막은 티타늄(Ti)과 반응하지 않으므로, ⑥ 미반응한 티타늄 금속은 H₂O : 30% H₂O₂ : NH₄OH= 5 :1 :1의 혼합 용액을 이용해 제거한다. 마지막으로 2차 아닐링(RTA)을 통해 저 저항의 C54-TiSi₂를 형성하는 것을 끝으로, 살리사이드 공정이 완료된다. 이렇게 하면 포토나 식각 공정에 의한 특별한 패터닝이 없더라도, 자기 정렬에 의해 소스 및 드레인과 다결정 실리콘 게이트의 저항을 자동적으로 감소시킬 수 있게 되므로, 살리사이드(Self-Aligned Silicide, SALICIDE) 방식이라고 부른다. 여기에서 잠깐, 살리사이드 공정 과정 중에서 저온 열처리 후 미반응한 티타늄을 제거하고 고온의 2단계 열처리를 하는 이유를 설명한다. 티타늄(Ti)이 있는 상태에서 고온 열처리를 하면, 소스/드레인 또는 다결정 실리콘 게이트의 실리콘이 산화막 스페이서 위의 남은 티타늄으로 확산되어 티타늄 실리사이드(TiSi₂)를 형성한다. 그 결과 게이트와 소스/드레인의 단락 현상(Bridging)을 일으키게 되기 때문이다.

3 텅스텐 콘택 플러그(W-Contact plug)와 확산 방지 금속층(Barrier metal)

과거에는 반도체의 전극 재료로 알루미늄(Al)을 사용했으나, 몇 가지 치명적인 문제로 인해 현재는 텅스텐 콘택 플러그(W-Contact plug) 방식으로 대체되었다. 이는 중간 단계 공정(MEOL)에 속하며, 층간절연막(ILD)을 콘택 홀의 형태로 뚫어 매립(Gap fill) 특성이 우수한 텅스텐(W) 플러그를 형성함으로써, 실리콘 또는 다결정 실리콘과 전기적으로 연결하는 방식이다. 하지만 이러한 설명대로 텅스텐을 직접 실리콘과 접하게 하면, 텅스텐이 실리콘 기판 내로 확산하여 소자의 특성에 악영향을 줄 수가 있다. 때문에, 텅스텐 증착 전에 확산 방지층(Barrier)인 티타늄 질화막(TiN)을 먼저 증착하여 이를 방지해야 한다. 티티늄 질화막의 최대 허용 온도는 550℃ 수준으로 열적으로 매우 안정한 물질이며, 스퍼터링 중에 티타늄 타겟(Target)과 질소 라디칼(Radical)을 반응시키는 반응성 스퍼터링(Reactive sputtering) 방식을 통해 증착된다. 통상 티타늄 질화막 증착 전에 티타늄 박막을 먼저 증착하게 되는데, 이는 티타늄 자체가 층간절연막(SiO₂)과의 강한 접착력과 산소 원자의 제거, 그리고 WO₄나 Al₂O₃의 형성을 막아주는 특성이 있으므로, 실리콘과 반응하여 티타늄 실리사이드(TiSi₂)를 형성함으로써 콘택 저항(Contactresistance) 저감의 효과를 얻을 수 있기 때문이다. 이 때문에 티타늄 박막을 접착층(Glue layer)이라 부른다.

지금까지 설명한 내용을 바탕으로 텅스텐(W) 콘택 플러그 공정이 진행되는 순서를 설명한다. 공정의 순서는 [그림 5-4]와 같으며, 먼저 (a) SiO₂와 같은 층간절연막(ILD)에 포토 및 식각 공정을 이용하여 콘택 홀을 형성한다. 다음 (b) 티타늄(Ti) 접착층 및 (c) 티타늄 질화막(TiN) 확산 방지층을 증착하고, 그 위로 (d) CVD 공정을 이용해 텅스텐(W)을 증착한다. 그 후 (e) 전면 식각 내림(에치 백) 또는 (f) 화학적 기계적 연마(CMP) 공정을 이용하여 플러그를 형성함으로써 공정이 마무리된다. 그림상에 도시되지는 않았지만, 이후에 알루미늄(Al)이나 구리(Cu) 등을 증착 및 패터닝하여 배선을 형성한다.

텅스텐(W) 에치 백 공정을 적용하는 경우에는 과도 식각(Over etch)에 의해 [그림 5-4(e)]와 같은 상부 텅스텐(W)의 손실이 발생하거나, 텅스텐(W) 증착 시 생긴 중앙부의 접합선(Seam)이 식각에 의해 확대되는 문제가 있다. 이러한 문제를 해결하기 위해 최근에는 화학적 기계적 연마(CMP) 공정으로 변경되었다.

4 알루미늄(Al) 배선

이번에는 후 단계 공정(BEOL)의 알루미늄(Al) 배선에 관한 내용이다. 알루미늄(Al)은 은(Ag, ρ = 1,59), 구리(Cu, ρ = 1.67), 금(Au, ρ = 2.35)에 이어, 금속 중 4번째로 비저항(ρ = 2.66)이 낮은 물질이다. 증착 및 식각이 용이하고 실리콘과 저항성 접촉(Ohmic contact) 형성이 가능하며, SiO₂와 같은 절연체와의 접착 특성이 우수하여, 과거에 매우 보편적으로 사용되었던 금속이다. 그러나 몇 가지 치명적인 문제가 있어 현재는 텅스텐(W)이나 구리(Cu)로 변경된 것이다. 지금부터는 이러한 문제들에 대해 상세히 설명한다.

(1) 접합 스파이킹(Junction spiking) 문제

알루미늄(Al)은 비등점(660℃)이 낮아 후속 공정의 온도를 설정하는 데 제한이 크다는 문제점이 있다. 이외에도 실리콘(Si)과 순수 알루미늄이 직접 접촉할 시에는 접합 스파이킹(Junction spiking)이라는 문제가 발생하게 된다. 발생 과정은 이렇다. 먼저 실리콘과 순수 알루미늄이 직접 접촉된 상태에서 열처리(~450℃)를 하면, 실리콘이 알루미늄 내로 확산되어 녹아 들어간다. 이 과정에서 알루미늄 내 실리콘의 고체 용해도인 ~0.5%(450℃ 기준) 수준으로 용해되어 들어가고, 실리콘의 빈 자리에는 알루미늄이 대신 확산되어 채워지게 된다. 이때 실리콘은 불균일한 자연 산화막 등의 영향으로 무작위로 용해되므로, [그림 5-5]와 같이 운동화 바닥의 뾰족한 돌기와 같은 스파이킹 현상, 즉 접합 스파이킹이 발생한다. 만약 접합 스파이킹이 p 또는 n의 접합 깊이(Junction depth)보다 깊을 경우에는 접합으로서의 기능을 상실하여 소자가 정상적으로 동작할 수 없게 된다. 이를 개선하기 위해, 미리 알루미늄에 1% 정도의 실리콘을 첨가하여 실리콘이 녹아 들어가는 것 자체를 방지하거나, 확산 방지막(TiN)을 증착하여 실리콘의 확산을 방지하는 방법 등을 사용하기도 하였다.

(2) 전자이동(Electro Migration, EM) 불량 현상

반도체 내에 흐르는 전류는 그 절댓값 자체가 그리 크지는 않지만, 반도체 배선의 단면적이 매우 좁아 단위 면적당 흐르는 전류 밀도는 매우 높다. 이렇게 고 밀도의 전류가 도체를 통해 흐르게 되면 [그림 5-6(a)]와 같이 도체 내의 개별 금속 이온에 대해 두 가지 힘이 미치게 된다.

첫 번째는 금속에 인가된 전기장에 의한 정전기력(F_Field)이다. 이 힘은 양의 금속 이온과 도체 내의 음의 전자에 의해 어느 정도 상쇄되므로 무시할 수 있다. 두 번째 힘(F_Wind)은 결정 격자에서 전도 전자와 금속 이온 사이의 운동량 전달에 의해 생성된다. 즉, 많은 수의 전자가 전기장에 의해 빠른 속도로 이동하면서 이온과 충돌하게 되는데, 충돌한 이온이 이 힘에 의해 주위 이온과의 결합을 끊고 전자가 이동하는 방향으로 움직이게 된다는 것이다. 이러한 현상을 전자이동 또는 전기전진의 의미인 Electro Migration(EM)이라 한다. [그림 5-6(b)]와 같이 금속 이온은 전자이동(EM)에 의해 금속 내의 결정 입계(Grain Boundary, GB)를 따라 이동하게 되고, 그 결과 금속 이온이 빠져나간 자리에 빈 공간이 생기는 보이드(Void)가 발생한다. 이렇게 이동하던 금속 이온이 특정 지점(큰 결정립(Grain)를 만나 결정 입계가 막히는 지점 등)에서 더 이상의 이동이 어려워지면, 수직 또는 수평 방향으로 삐져 나오는 현상이 발생한다. 이를 힐록(Hillock)이라 한다. 상기의 내용을 정리하면, 나가는 이온 플럭스(Flux)가 들어오는 이온 플럭스를 초과하면 보이드가 발생해 배선이 끊기는(Open) 불량이 발생하고, 반대로, 들어오는 이온 플럭스가 나가는 이온 플럭스를 초과하면 힐록이 생겨 회로 간의 단락(Short) 불량이 발생한다([그림 5-6(c)] 참조). 이러한 전자이동(EM) 불량의 개선책으로는, 알루미늄(Al)에 0.5~3%의 구리(Cu)를 혼합한 Al-Cu합금(Alloy) 박막을 사용하여, 결정 입계를 통한 확산을 감소시키는 방법이 있고, 또 알루미늄 대신 전자이동(EM)에 강한 다른 물질(구리 등)로 전환하는 방법이 있다. 이때 주의해야 할 것은 Al-Cu 합금 시에 구리의 함유량이 높아지면 저항이 증가하거나 식각 시 문제가 발생할 수도 있다는 사실이다.

전자이동(EM)이 전기장에 의한 높은 전류 밀도에 기인한 불량이라고 한다면, 이와 유사하게 보이드나 힐록을 발생시키는 또 다른 메커니즘이 존재한다. 이는 바로 스트레스 기인 이동(Stress-induced Migration, SM)이다. [그림 5-7]과 같이 웨이퍼 상에 알루미늄(Al) 박막이 증착된 상태에서 열처리 과정을 거치면, 실리콘 웨이퍼와 알루미늄 박막 간의 열 팽창 계수(Coefficient of Thermal Expansion, CTE)의 차이에 의해 응력(Stress)이 발생한다. 실리콘은 알루미늄에 비해 결합력이 강해 열 팽창 계수(CTE)가 알루미늄 대비 낮다. 따라서 열을 가했을 때 실리콘보다 알루미늄이 더 빨리 팽창하려고 하지만, 이마저도 두께가 두껍고 열 팽창 계수도 작은 실리콘 웨이퍼에 의해 팽창이 억제된다. 결국 알루미늄은 압축 응력(Compressive stress)을 경험하게 되는 것이다. 이러한 압축 응력을 해소하기 위해, 알루미늄은 결정 입계를 통한 확산에 의해 솟아 오르게 되고, 이것이 앞서 전자이동(EM)에서 살펴본 힐록(Hillock)이다. 반대로 온도를 내리면 반대의 원리로 알루미늄이 인장 응력(Strain stress)을 받을 것이고, 이로 인해 [그림 5-7(b)]와 같은 보이드(Void)가 발생하게 된다.

5 구리(Cu) 배선

(1) 구리(Cu) 배선의 필요성

[그림 5-8(a)]는 소자 미세화에 따른 전기 회로의 신호 지연 특성을 나타낸 것이다. 게이트 지연(Gate delay)은 주로 트랜지스터에 의한 지연으로, 소자의 미세화에 따라 전류 구동 능력이 개선되어 오히려 감소하는 추세이지만, 배선에 의한 지연은 급격한 증가를 보이며 심각해지고 있다. 특히 기존 알루미늄(Al)과 금속배선층간절연막(IMD)인 SiO₂의 경우는 이미 한계에 도달하였고, 현재는 구리와 저 유전율 금속배선층간절연막(IMD)으로 전환된 상황이다. 10nm 이하의 로직(Logic) 제품의 경우는 코발트(Co)나 루테늄(Ru)과 같은 구리 이후 세대의 공정 개발에 박차를 가하고 있다.

회로 지연의 주 원인은 [그림 5-8(b)]와 같이 소자의 미세화에 의한 금속배선의 단면적(A) 감소와 금속배선 간 간격(S, H)의 감소에서 찾을 수 있다. [그림 5-8(b)]의 저항(R)과 정전용량(C) 관계식에 따르면, 단면적의 감소는 저항의 증가를 초래하고, 금속배선 간 간격(S, H)의 감소는 기생 정전용량(Capacitance)을 증가하게 만든다. 저항이 증가하면 전류가 감소하고, 정전용량이 증가하면 신호 전달 시 이 기생 용량에 전하를 충전시키는 데 시간이 필요하게 되어 결국 신호 지연이 발생하는 것이다. 이때 시정수(Time constant)라고도 불리는 회로 지연 시간(τ)은 다음 식과 같이 저항(R)과 정전용량(C)의 곱으로 정의되므로, 저항과 정전용량의 증가가 회로 지연에 영향을 미치게 된다.

[그림 5-8(b)]의 저항(R)과 정전용량(C)의 관계식을 통해 저항과 정전용량을 감소시킬 방법을 찾아보면, 저항(R)은 비저항(ρ)을 줄임으로써, 정전용량(C)은 유전율(ε)을 줄임으로써 감소가 가능하다. 이는 즉, 새로운 소재의 출현이 필요하다는 말이 되는데, 이러한 요구의 측면에서 구리는 조건에 적합한 물질이다. 구리는 비저항이 1.67μΩ・cm로, 기존에 사용하던 알루미늄(비저항 2.66μΩ・cm)의 63% 수준으로 낮다. 따라서 더 높은 전류 밀도를 수용할 수 있어 소자 축소가 가능하며 이로 인한 전력 소모도 줄일 수 있게 되었다. 또한 [그림 5-9]와 같이 선폭이 좁아 상대적으로 저항이 높은, 낮은 레벨의 배선층(로컬 또는 세미로컬 배선)의 밀도를 높일 수도 있어서, 금속배선층의 층수를 줄일 수 있다는 점도 구리 전환의 이점이라 할 수 있다.

여기에 더해, [그림 5-10]과 같이 구리는 알루미늄에 비해 전자이동(EM) 및 스트레스 기인 이동(SM) 특성도 우수하다. 이는 구리의 녹는점이 알루미늄에 비해 월등히 높고, 이온 간의 결합력이 커 동일 조건에서 구리 이온의 움직임이 알루미늄 대비 훨씬 작기 때문이다. 또 [그림 5-10] 하단의 전자이동(EM) 수명(Mean Time To Failure, MTTF)에 대한 수식과 같이, 구리의 결정 입계를 통한 확산에 필요한 활성화 에너지(E_a)가 알루미늄보다 높기 때문이기도 하다. 정전용량 감소를 위한 저 유전율(Low-k) 물질에 대해서는 다음 절에서 다루기로 한다.

(2) 구리 배선의 문제점 및 해결책

이러한 많은 장점에도 불구하고 구리를 반도체 배선 공정의 소재로 사용하는 데는 몇 가지 치명적인 문제가 존재한다. 먼저, 패턴 형성을 위한 식각 시에는 휘발성 있는 반응 부산물로 만들어 제거해야 하는데, 구리 배선 공정 시에는 이러한 휘발성의 반응 부산물을 만들지 못해 식각이 어렵다. 식각 시 반응성이 강한 할로겐 원소를 사용하게 되는데, 염화구리(CuCl₂)나 불화구리(CuF₂)와 같은 물질이 반응 부산물로 생성된다. 그런데 이들의 비등점이 각각 1,490℃, 1,100℃로 매우 높아 기화되는 데 많은 에너지가 필요하여 구리의 식각은 매우 어려워진다. 따라서 식각 공정 외에 구리를 패터닝할 수 있는 방법이 필요하게 되었다. 또 다른 문제는 구리가 공기 중에 노출되었을 때 쉽게 산화되어 부식되고, 침입형(Interstitial) 확산 특성 때문에 확산 계수(Diffusion coefficient)가 높아 실리콘(Si) 또는 실리콘 산화막(SiO₂) 내로 매우 빨리 확산된다는 것이다. 이렇게 금속 입자가 실리콘 내부로 침투하게 되면 정상적인 소자 동작이 불가능해지고, 반도체 제조 라인이나 설비 등을 오염시킬 수 있다. 이에 구리의 산화나 확산을 방지하기 위해, 구리 배선 주위를 확산 방지 박막으로 감싸줄 필요가 있다. 이러한 문제에 대한 대책으로는 현재 구리 다마신 공정이 제안되어 사용 중에 있으며, 장비나 제조 라인의 오염 방지를 위해 구리 전용 장비를 한정하여 사용하고 있다.

(3) 구리 이중 다마신(Dual damascene) 공정

전술한 바와 같이 구리를 배선 금속으로 사용할 경우의 문제점을 해결하기 위해 도입된 공정이 바로 다마신(Damascene) 공정이다. 다마신은 상감기법이라 번역되는데, 금속이나 도자기, 목재 따위의 표면에 여러 가지 무늬를 새기고 그 속에 금, 은, 보석, 뼈, 자개 따위를 박아 넣는 공예 기법이다. 상감에 해당하는 영어 단어인 ‘Damascene’은 고대 도시 다마스쿠스에서 유래하였는데, 시리아의 수도인 다마스쿠스에서 숙련된 장인들이 아름다운 상감 공예품을 만들어 내다 보니 그 도시의 이름이 상감 기법의 대명사가 된 것이다. 구리 다마신 공정 역시 말 그대로 상감 기법의 원리를 이용한 공정이다. 여기서 이중(Dual)이란 말이 붙는 이유는 상부와 하부의 금속배선을 이어주는 콘택 홀, 즉 비아(Via) 홀이 상부 금속 라인(Trench, 트렌치)과 동시에 형성되기 때문에 붙여진 이름이다. 반면 단일(Single) 다마신 공정은 비아(Via)와 트렌치(Trench)를 따로 진행하게 되는데, 비아는 텅스텐(W) 콘택 플러그를 통해 생성되고, 금속 배선은 구리 다마신 공정을 이용하여 생성된다. 따라서 공정 단계 수가 이중 다마신 대비 많다.

[그림 5-11]에는 이중 다마신 공정의 순서도를 도시하였고, 위쪽은 평면도(위), 아래쪽은 단면도(옆)를 나타낸 것이다. 먼저 하부 금속층(메탈-1) 위로 배선 간 절연막인 산화막-1과 얇은 실리콘 질화막, 산화막-2 순으로 증착되어 있는 상태에서, ① 포토레지스트를 이용해 비아 홀을 패터닝(포토 공정)한다. 이 비아 홀은 메탈-1과 앞으로 형성될 상부 금속 메탈-2를 연결하는 역할을 한다. 다음 단계는 ② 포토레지스트를 블로킹 층(Blocking layer)으로 하여, 세 층의 절연막을 식각하고 메탈-1이 드러나게 한다. 그 후 ③ 상부 금속층(메탈-2) 마스크를 이용해, 메탈-2가 형성될 영역을 포토레지스트로 패터닝(포토 공정)하고, 패터닝된 포토레지스트를 블로킹 층으로 하여 ④ 산화막-2를 식각한다. 이때 실리콘 질화막과의 식각 선택비가 높은 공정 조건으로 설정하여, 실리콘 질화막이 드러났을 때 식각이 멈출 수 있도록 해야 하며, 이 때문에 중간에 증착한 실리콘 질화막을 식각 멈춤층(Etch stopping layer)이라 부르기도 한다. 이로서 비아 홀(구멍)과 메탈-2 라인이 동시에 형성된다.

이렇게 만들어진 비아 홀(구멍)과 상부 금속 라인(Trench)에 금속 박막을 매립하는 공정들이 진행된다. 먼저 ⑤ 구리의 확산을 막는 확산 방지층인 탄탈륨 질화막(TaN)을 반응성 스퍼터링(Reactive sputtering) 방식을 이용해 증착한다. 탄탈륨 질화막은 티타늄 질화막(TiN)과 달리 비정질 물질이므로, 결정 입계가 없어 구리의 확산을 효과적으로 방지할 수 있다. 그 후 ⑥ 탄탈륨 막을 증착시킨다. 탄탈륨 막의 증착 목적은 탄탈륨 질화막과 이후 증착될 구리와의 접착력(Adhesion)이 좋지 않아, 중간에 접착층(Glue layer)으로 사용하기 위함이다(탄탈륨은 탄탈륨 질화막과 구리 모두와 접착력이 좋다). 이어 ⑦ 구리 씨앗(Seed, 종자) 박막층을 증착한다. 이는 이후에 진행될 구리 전해 도금 시, 웨이퍼 표면의 전기 저항을 낮춰 원활한 전하 이동에 의한 균일한 구리 도금 특성을 얻고, 도금 시 핵 성장(Nucleation)을 위한 씨앗(Seed) 역할을 하기 위함이다. 이상의 탄탈륨 질화막, 탄탈륨, 구리 씨앗층의 증착은 피복성(Step coverage)이 우수한 이온화 스퍼터링(Ionized sputtering)을 이용한 PVD 공정을 사용하지만, 최근에 들어서는 패턴의 미세화에 따라 원자층 증착(Atomic Layer Deposition, ALD) 공정을 사용하는 추세로 바뀌고 있다. 이후 ⑧ 전해 도금 공정을 이용해 비아 홀 및 상부 금속 라인(Trench)을 구리로 매립한다. 그러고 나서 ⑨ 상부 금속 라인(Trench) 상부까지 과도 증착된 구리와 확산 방지층(TaN) 및 접착층(Ta)을 CMP 공정으로 연마하여 제거하고, 표면을 평탄화한다. 마지막으로 ⑩ 실리콘 질화막(SiN) 등 구리 확산 및 산화를 막을 수 있는 박막을 증착함으로써, 구리 이중 다마신 공정이 완료된다.

(4) 구리 전해 도금 공정(Electro-plating)

구리 전해 도금은 [그림 5-12]와 같이, 도금조¹에 황산구리(CuSO₄), 황산(H₂SO₄) 및 유기 첨가제로 이루어진 전착 용액을 공급하고 계속 순환시키는 상태에서, 양극에는 구리 금속을, 음극에는 웨이퍼를 장착해 전류를 흘려주는 전기화학 반응을 기반으로 진행된다. 전극에 전압을 인가하면 황산구리에서 이온화(CuSO₄ → Cu²⁺ + SO₄^2-)된 구리 이온(Cu²⁺)이 음극에서 방출된 전자(양극에서의 구리의 산화로 생성된 2e^-)와 만나 구리 금속으로 환원 및 석출되어 웨이퍼 표면에 도금된다. 이때 석출된 구리는 구리 씨앗층(Seed layer)의 결정 구조(결정성과 결정의 크기(Grain size) 등)에 따라 성장하게 되며 새롭게 도금된 구리층은 씨앗층의 구리와 구별되지 않는다. 이렇게 도금에 의해 소모된 황산구리의 구리는 양극에서의 구리의 산화(Cu → Cu²⁺ + 2e^-) 과정으로 보충된다.

도금조¹: 전기 도금을 할 때의 전해 용기

전해 도금을 통해 구리를 증착하는 이유는 먼저, CVD나 PVD와 같은 기상 증착 방법을 이용하는 경우, [그림 5-13]과 같은 트렌치(Trench) 혹은 홀(hole)의 양쪽 측면에서 성장된 박막이 중앙에서 만나 형성되는 접합선(Seam)이 발생하지 않기 때문이다. 이는 구리가 전착될 때 여러 가지 첨가물의 화학 작용으로 트렌치 내부에서는 구리의 환원 반응이 빨리 일어나고 웨이퍼 표면에서는 느리게 일어나면서 [그림 5-14]와 같이 아래로부터 채워져 올라오기 때문이다. 이를 초등각(Super-conformal) 전착 혹은 수퍼 필링(Super-filling)이라 한다. 구리를 전해도금으로 증착하는 또 다른 이유는 증착 후 저온 열처리(Annealing)을 통해 다른 증착 방법 대비 큰 결정 입도(Grain size)를 얻을 수 있어 전자의 산란이 일어나는 결정 입계(Grain boundary)의 감소로 [그림 5-15]와 같은 저 저항 특성을 확보할 수 있기 때문이다.

6 저 유전율 금속층간 절연물질(Low-k Inter Metal Dielectric, IMD)

후 단계 공정(BEOL)에서의 저 유전율 금속배선층간 절연물질을 설명하기에 앞서, 먼저 유전율에 대해 설명한다. 외부에서 유전체에 전계를 인가하면, [그림 5-16]과 같이 원자의 전기 분극으로 인해 전기 쌍극자(Electric dipole)가 형성되는데, 이때 원자의 전기 분극으로 인해 전기 쌍극자가 얼마나 잘 형성되는가를 나타내는 척도가 바로 유전율(k)이다. 자유 공간(공기)의 유전율에 대한 해당 물질의 유전율의 비로 표현할 수 있으며, 전하 저장 능력의 척도이기도 하다. 따라서 유전율(k) 값이 큰 유전체를 갖는 커패시터(Capacitor)는 동일한 인가 전압에서 더 많은 전하를 유지시켜 정전용량이 더 높아지는 것이다.

다시 본론으로 돌아와, 5 금속배선 층간절연체(Inter Metal Dielectric, IMD)의 저 유전율(low-k)화를 위해서는, [그림 5-17(a)]와 같은 두 가지 방법을 이용하여 기존 절연체(SiO₂)²보다 더 낮은 유전율(k)을 갖도록 해야 한다. 그 방법에는 쌍극자의 강도(분극성)를 감소시키거나 쌍극자의 수(밀도)를 감소시키는 방법이 있는데, 이는 Si-O 결합보다 분극을 잘 일으키지 않는 화학 결합 물질 또는 밀도가 낮은 물질을 사용하는 것을 의미한다. 두 가지 방법을 결합하여 더 낮은 유전율(k)을 얻는 방법도 있다. 분극성을 감소시키는 방법은 Si-O 결합을 극성이 낮은 Si-F 또는 Si-C 결합으로 대체하거나, 유기 중합체(Organic polymer)와 같은 물질에서 C-C 또는 C-H 등의 비극성에 가까운 결합을 이용해 보다 근본적으로 유전율(k)을 감소시키는 방식이다. 밀도를 감소시키는 방법은 재료 구조를 재배열하거나 다공성을 도입하여 자유 부피(Free volume)를 증가시킴으로써, 재료의 밀도를 감소시키는 방법이다. 다공성은 다시, 구조적 다공성과 차감적 다공성으로 나눌 수 있는데, 구조적 다공성(Constitutive porosity)은 물질 자체가 다공질인 소재를 의미한다. 따라서 이러한 물질은 제조 후, 후 처리가 불필요하다는 장점이 있다. 또 상대적으로 다공성이 낮고(~15% 미만) 기공 크기가 직경 ~1nm 수준인 미세기공이다. 다음 차감적 다공성(Subtractive porosity)은 [그림 5-17(b)]와 같이 재료의 일부를 선택적으로 제거하는 방식이다. 이는 인공적으로 첨가된 성분³ 또는 선택적 식각⁴을 통해 얻을 수 있다. 차감적으로 만들어진 기공은 기공율을 90%까지 높일 수 있으며 기공 크기는 2~수십 nm까지 다양하다. 궁극적으로는 가장 낮은 유전율(k)을 갖는 공기(k = 1)를 유전체로 사용하는 것이다.

SiO2의 유전율은 4.0 이상²

예를 들어, 열 분해성 기공 유도 물질(Porogen)이 있으며, 열처리(Annealing) 후 기공이 생성됨.³

예를 들어, 불산(HF)으로 제거된 SiOCH 물질의 Si-O 결합이 있음.

사용 가능한 저 유전율(Low-k) 물질은 매우 다양하며 [그림 5-18]과 같이 분류할 수 있다. 저 유전율 물질은 Si(정확하게는 Si-O) 함유 및 Si 비함유 물질로 나눌 수 있고, Si 함유 물질은 다시 실리카 계열 및 실세스퀴옥산(Silsesquioxane, SSQ) 계열의 두 하위 그룹으로 분류된다.

실리카 계열 및 SSQ 계열의 주요 차이점은 기본 단위의 구조에 있다. 실리카 계열은 [그림 5-19(a)]와 같은 4면체(Tetrahedral)를 기본 단위로 하여 구성되며, 실리카의 유전율(k)을 줄이기 위해 [그림 5-19(b)]와 같이 일부 산소 원자를 불소(F), 탄소(C) 또는 메틸기(CH₃)로 대체시킨다. 메틸기(CH₃)의 첨가로 만들어진 실리콘 옥시카바이드(Silicon oxycarbides, SiOCH)는 극성 결합이 적을 뿐만 아니라 추가적인 부피를 생성하므로 구조적 다공성 물질이다. 초기 저 유전율 물질은 이러한 방식을 이용한 실리카 기반의 F- 또는 C-가 도핑된 SiO₂로, 2.8~3.9의 유전율(k)을 보였다.

SSQ 계열 물질의 기본 단위는 [그림 5-19(c)]와 같이 Si와 O 원자가 정육면체(Cube) 형태로 배열된 것이다. 이것은 큐브의 중앙에 자유 부피를 만들어 재료의 밀도를 낮춰 유전율(k)을 감소시키게 된다. 큐브는 산소 원자를 통해 서로 연결될 수 있지만 일부 큐브의 모서리는 수소에 의해 종결될 수가 있는데, 이러한 물질을 HSSQ(HSSQ)라고 한다. 만약 큐브의 모서리가 CH₃으로 종결되는 경우에는 MethylSSQ(MSSQ)라한다. SSQ 큐브는 준 안정적(Meta stable)이며, 특히 고온에서 실리카 사면체로 분해되는 경향이 있다. 이렇게 Si 함유 물질(실리카 및 SSQ 기반 물질)은 일반적으로 2.5와 3.5 사이의 유전율(k)을 가지며, 다공성에 의해 더 감소될 수도 있다.

반면, Si 비함유 물질은 대부분 유기 중합체이다. 이들의 주요 장점은 낮은 분극성(Polarizability)이며, 다공성이 없는 상태에서도 유전율(k)이 2 정도로 낮다. 현재 비정질 탄소(Amorphous carbon) 또는 제올라이트(Zeolites) 등 이용 가능한 저 유전 물질이 있긴 하지만 아직까지 관심을 받지 못하고 있다. 이는 낮은 열적·기계적 안정성과 다른 물질과의 열악한 접착력 등의 문제로 인해, 기존 반도체 공정과의 호환성이 떨어지는 폴리머의 주된 단점 때문이다.

[표 5-1]에는 저 유전율 물질의 종류별 유전율을 도시하였다. 저 유전율 물질의 형성 방법에는 통상 회전 도포(Spin coating, 스핀 코팅)와 화학 기상 증착(CVD)의 두 가지 방법이 있다. 스핀 코팅된 필름은 차감적 기공 물질뿐만 아니라 구조적 기공 물질도 될 수 있으며, 스핀 코팅은 저온에서 진행되기 때문에 열 분해성 기공 유도 물질(Porogen)을 혼합물에 주입하여, 열처리(아닐링) 단계에서 제거시킬 수 있다. 열처리(아닐링)는 또한, 화학적 가교(Cross-linking)를 유도하여 차감 또는 구조적 다공성에 상관없이 강한 필름 구조를 생성한다. 반면, CVD 막은 전형적으로 구조적 다공성 물질이다. 포로젠(Porogen)⁵의 도입이 가능하긴 하지만, 일반적으로 고온(> 300℃)에서 진행되기 때문에 어렵다.

다음은 저 유전율(low-k) 재료의 집적 공정에 관하여 알아보자. 균일하고 얇은 다공성의 저 유전율 필름의 증착은 많은 도전 과제 중 하나일 뿐이다. 실제 문제는 반도체 제조 공정에 저 유전율의 박막을 집적하는 것이다. 저 유전율 재료는 SiO₂와 비교했을 때 열적·기계적으로 불안정하며, 다른 재료와 잘 호환되지 않고 화학 물질 등을 잘 흡수하는 단점이 있다. 이는 무엇보다 저 유전율 재료가 기공성이고, 무게가 가볍기 때문이다. 저 유전율 물질이 성공적으로 집적되기 위해서는 다음의 일반적인 요구 사항을 만족해야 한다.