금속배선 공정

기출문제 풀이

기출문제 ❶

구리 금속배선을 사용하는 이유와 문제점, 그리고 해결책은 무엇인지 설명하시오.

STEP1 접근 전략

• 설명형, 솔루션형이 조합된 중상 수준의 문제로, 전반적인 금속배선 공정의 이해도를 측정 하고자 하는 문제이다.

• Al에서 Cu 배선으로 전환된 이유를 설명한다.

• 저유전율(Low-k) 박막은 간략히만 언급하고 추가 질문에 대응한다.

• Cu 적용 시 문제점을 언급하고, 그 해결책으로 다마신 공정이 도입되었음을 설명한다.

• 다마신 공정의 상세 흐름은 추가 질문에서 답하도록 한다.

STEP2 답안 구조화 TIP

Q 구리 배선 사용 이유, 문제점, 해결책?

• Al → Cu 전환

- 소자 미세화 → 배선 저항 & 전류 밀도↑

→ RC Delay & 신뢰성(EM) 문제

- 신 물질 필요 → Al 배선 금속 비저항 감소(Al ≫ Cu) & EM 수명 개선(Al ≪ Cu)

• Cu 문제점

- 식각 어려움 → 새로운 패턴 형성 방법 필요

- Cu의 Si, SiO2 내 확산↑ → 확산 방지막 필요

• 해결책: 다마신 구조 적용

STEP3 모범답안

소자의 미세화에 따라 반도체 회로의 지연 문제가 부각되고 있습니다. 트랜지스터의 미세화로 전류 구동 능력이 개선되어 게이트 지연(Gate delay)은 감소하는 추세이나, 배선에 의한 지연은 급격한 증가를 보이고 있습니다. 회로 지연의 주 원인은 미세화에 따른 금속배선의 단면적(A) 감소로 인한 저항(R)의 증가와 금속배선 간 간격(S, H) 감소에 의한 기생 정전 용량(Capacitance, C)의 증가 때문입니다. 시정수(Time constant)라고 하는 회로 지연 시간(\tau)은 저항(R)과 정전용량(C)의 곱(\tau = RC)으로 정의되기 때문에 RC Delay라고도 부릅니다. 저항과 정전용량의 감소를 위해서는 비저항(Resistivity, \rho)과 유전율(\epsilon)이 낮은 새로운 소재의 도입이 필요합니다. 또한 미세화에 따라 전류 밀도가 증가하여 전자 이동(Electromigration, EM) 특성과 같은 배선의 신뢰성 또한 심각한 문제로 대두되었습니다. 구리(Cu)의 비저항은 1.67[\mu\Omega \cdot \text{cm}]로, 기존 사용하던 Al 배선의 비저항인 2.66[\mu\Omega \cdot \text{cm}]의 63% 수준으로 낮으며, 이 때문에 더 높은 전류 밀도를 수용할 수 있어 EM 특성 또한 개선이 가능하게 되었습니다.

그러나 이러한 많은 장점에도 불구하고 Cu를 반도체 배선 공정의 소재로 사용하는 데는 치명적인 몇 가지 문제가 존재하는데, 먼저 패턴 형성을 위한 식각 시 휘발성 있는 반응 부산물을 만들지 못하여 식각이 어렵다는 점이 있고, Cu는 침입형(Interstitial) 확산의 특성을 갖는 물질로 확산계수(Diffusion coefficient)가 높아 실리콘(Si) 또는 실리콘 산화막(\text{SiO}_2) 내로 매우 빨리 확산되므로, 실리콘 내부로 침투하게 되면 정상적인 소자 동작이 불가능해져 반도체 제조 라인이나 설비 등을 오염시킬 수 있다는 점이 있습니다. 이러한 Cu 배선의 문제점을 해결하고자 도입된 공정이 바로 다마신(Damascene) 공정입니다. 다마신 공정은 기존 금속배선의 포토, 식각 공정에 의한 패터닝 방법과는 반대로 금속배선이 형성될 부분의 절연막을 먼저 식각하여 트렌치(Trench)를 형성하고 거기에 확산 방지층(TaN)과 Cu를 전해 도금법으로 증착한 후 과잉 증착된 Cu는 CMP 공정을 통해 연마하여 평탄화시키는 공정입니다. 이러한 공정으로 Cu 공정이 갖는 2가지 문제를 일거에 해결할 수 있습니다.

기출문제 풀이

기출문제 ❷

회로 지연(RC Delay)을 감소시키는 방법에 대해 설명하시오.

STEP1 접근 전략

• 솔루션형의 중상 수준의 문제로 금속배선 공정 및 집적 공정의 지식을 필요로 하는 문제이다.

• RC Delay란 무엇이고 어떻게 정의되는지 설명한다.

• 각 요소별로 구조적 측면과 공정 및 소재적 측면의 개선 방향을 설명한다.

STEP2 답안 구조화 TIP

Q 회로 지연(RC Delay) 감소 방안?

• RC Delay → 소자 미세화 → 저항(R)↑, 기생 커패시턴스(C)↑

• 충방전에 소모되는 시간 증가 → 신호 지연

• 시정수(τ) = R × C → τ(충전): 63% V0, τ (방전): 37% V0

• 저항: 기생 & 배선 저항 감소 → 공정, 신 물질, 배치 설계

• 기생 정전용량: Low-k 물질

STEP3 모범답안

RC Delay란 기생저항을 포함한 도체의 저항(R) 및 기생 커패시턴스(C)에 의해 발생되는 신호 지연을 말합니다. 이는 전기적 신호가 지나가는 통로인 도체 및 기생적인 접촉 저항 등의 저항 값이 높거나 기생적으로 생성된 커패시터의 정전용량이 크면 이를 충방전하는 데 시간이 걸리고 이 시간이 회로 동작 지연으로 나타난다는 의미입니다. RC Delay는 R과 C의 곱으로 정의되는 시정수(\tau)라고도 하며, 충전 시의 \tau는 완전 충전 전압(V_o)의 ~63%까지 충전하는 데 걸리는 시간으로, 방전 시의 \tau는 완전 방전되기 전 V_o 전압에서 ~37%로 감소하는 데 걸리는 시간으로 정의됩니다. 먼저 저항의 감소에 있어 트랜지스터의 소스/드레인의 면저항 감소는 고농도, 얕은 접합의 이온주입 및 저저항 실리사이드 적용 등의 해결 대책이 있으며, 콘택 홀의 접촉 저항 또한 실리사이드 적용 및 효과적인 자연 산화막 제거, 저 저항성 금속-반도체 접합 특성 확보가 중요합니다. 이미 Al에서 Cu로 전환된 금속배선은 추가 미세화에 대응하기 위해서 비저항이 낮고, 비저항 크기 효과(Resistivity size effect)가 작은 새로운 물질의 도입이 필요하고, 배선 간 길이를 최소화할 수 있는 배치 설계 기술이 필요합니다. 기생 정전용량의 경우 구조적으로는 미세화에 따라 배선의 폭이나 높이가 감소하여 정전용량의 감소 효과는 있지만, 배선 간 간격의 감소로 인한 영향이 더 크므로 저유전율(Low-k) 절연체의 적용이 필요합니다.

핵심 이론 정리

1. 구리 배선과 저 유전율(Low-k) 배선층간 절연체의 필요성

[그림 3-42(a)]는 소자 미세화에 따른 회로의 신호 지연 특성을 나타낸 것이다. 게이트 지연(Gate delay)은 주로 트랜지스터에 의한 지연으로, 소자의 미세화에 따라 전류 구동 능력의 개선으로 감소하는 추세이지만, 배선에 의한 지연은 급격한 증가를 보여 기존 알루미늄(Al)과 \text{SiO}_2 금속배선층 간 절연막은 이미 한계에 이르렀다. 이는 소자 미세화가 진행됨에 따라, [그림 3-42(b)]와 같이 배선층 단면적 감소로 인한 저항의 증가와 배선 간 간격 감소에 의한 기생 정전용량이 증가하였기 때문이다.

시정수(Time constant)라고도 불리는 회로 지연 시간(\tau)은 저항(R)과 정전용량(C)의 곱(\tau = R \times C)으로 정의되는데, 저항이 증가하면 전류가 감소되고, 정전용량이 증가하면 신호 전달 시 이 기생용량에 전하를 충방전시키는 데 시간이 필요하게 되어 결국 신호 지연으로 이어지기 때문이다. 저항(R)은 비저항(\rho)를 줄임으로써 감소가 가능하고 정전용량(C)은 유전율(\epsilon)을 줄임으로써, 즉 새로운 소재의 적용으로 감소가 가능하다. 저항 감소 측면에서 구리는 비저항이 1.67[\mu\Omega \cdot \text{cm}]로서, 기존에 사용하던 알루미늄(2.66[\mu\Omega \cdot \text{cm}])보다 낮아 더 높은 전류 밀도를 수용할 수 있고, 소자 축소가 가능하며 이로 인한 소모 전력도 줄일 수 있다. 또한 [그림 3-43]과 같이 Cu는 Al에 비해 전자이동(Electro Migration, EM) 등의 신뢰성 특성 또한 우수하다.

2. Cu 배선의 문제점 및 해결책

배선층 재료로서 Cu는 몇 가지 치명적인 문제가 존재하는데 ① 패턴 형성을 위한 식각 시 휘발성 있는 반응 부산물을 만들지 못해 식각이 어렵고, ② Cu의 확산 계수가 높아 \text{Si} 및 \text{SiO}_2 내로 매우 빨리 확산되어 정상적인 소자 동작이 불가능해지며, ③ 공기 중에 노출되었을 때 쉽게 산화되어 부식되는 문제 등이 있다. 이러한 문제에 대한 대책으로는 현재 Cu 다마신 공정이 제안되어 사용 중에 있다.

3. Cu 이중 다마신(Dual damascene) 공정

다마신은 Cu 식각과 확산 문제를 동시에 해결 가능한 방법으로 여기서 이중(Dual)이란 말이 붙는 이유는 상부와 하부의 금속배선을 이어주는 콘택 홀, 즉 비아(Via) 홀이 상부 금속 라인(트렌치, Trench)과 동시에 형성되기 때문에 붙여진 이름이다. [그림 3-44]에는 이중 다마신 공정의 순서도를 도시하였고, 위쪽은 평면도(위), 아래쪽은 단면도(옆)를 나타낸 것이다. 먼저 하부 금속층(메탈-1) 위로 배선 간 절연막인 산화막-1과 얇은 실리콘 질화막, 산화막-2 순으로 증착되어 있는 상태에서, ① 포토 공정으로 메탈-1과 상부 금속 메탈-2를 연결하는 비아 홀을 패터닝한다. ② PR을 블로킹층으로 하여, 세 층의 절연막을 식각하여 메탈-1이 드러나게 한다. ③ 메탈-2가 형성될 영역을 패터닝한다. ④ 패터닝된 PR을 마스크로 하여 산화막-2를 식각한다. 이때 식각 선택비 차이를 이용해 실리콘 질화막이 드러났을 때 식각이 멈출 수 있도록 한다. 이로써 비아 홀(구멍)과 메탈-2 라인이 동시에 형성된다. ⑤ Cu의 확산을 막는 확산 방지층인 탄탈륨 질화막(TaN)을 증착하고 ⑥ 접착력을 위해 접착층(Glue layer)으로 탄탈륨(Ta)막을 증착시킨다. ⑦ Cu 전해 도금 시 웨이퍼 표면의 전기 저항을 낮춰 균일한 Cu 도금 특성을 얻기 위해 얇은 Cu 씨앗(종자, Seed) 박막층을 증착한다. ⑧ 전해 도금 공정을 이용해 비아 홀 및 상부 금속 라인(Trench)을 Cu로 매립한다. 이때 도금 방식을 사용하는 이유는 도금의 빠른 증착 속도에 따른 생산성 향상과 우수한 비아 홀 매립 특성 때문이다. ⑨ 상부 금속 라인(Trench) 상부를 CMP 공정으로 제거하고, 표면을 평탄화한다. 마지막으로 ⑩ 실리콘 질화막(SiN) 등 Cu 확산 및 산화를 막을 수 있는 박막을 증착함으로써, Cu 배선의 2가지 문제를 모두 해결한 Cu 이중 다마신 공정이 완료된다.

4. 저 유전율(Low-k) 절연막(Dielectric)

배선 층간 절연체의 저 유전율(Low-k)화를 위해서는 [그림 3-45(a)]와 같은 두 가지 방법을 이용하여 Low-k 특성을 갖도록 해야 한다. 그 방법에는 쌍극자의 강도(분극성)를 감소시키거나 쌍극자의 수(밀도)를 감소시키는 방법이 있는데, 두 가지 방법을 결합하여 더 낮은 유전율을 얻는 방법도 있다. 먼저 분극성을 감소하는 방법은 Si-O 결합을 극성이 낮은 Si-F 또는 Si-C 결합으로 대체 하거나, 유기 중합체(Organic polymer)와 같은 물질에서 C-C 또는 C-H 등의 비극성에 가까운 결합을 이용해 다공성 없이 k 값이 2 정도로 유전율을 크게 감소시키는 방식이 있다. 하지만 낮은 열적, 기계적 안정성 그리고 다른 물질과의 열악한 접착력 등의 문제로 인한 기존 반도체 공정과의 호환성이 떨어지는 문제 때문에 거의 사용되지 않는다. 다음 밀도를 감소하는 방법은 [그림 3-45(b)]와 같이 재료 구조를 재배열하거나 다공성을 도입하여 자유 부피(Free volume)를 증가시킴으로써 재료의 밀도를 감소시키는 방법이다. 다공성 물질의 극단적인 예가 배선 사이를 공기로 채우는 에어 갭(Air-Gap) 방식이지만 기계적 강도 문제로 아직까지는 실용화되고 있지 않다.

저 유전율 물질의 형성 방법에는 [표 3-1]과 같이 통상 회전 도포(스핀 코팅, Spin coating)와 화학적 기상 증착(Chemical Vapor Deposition, CVD)의 두 가지 방법이 있다. Low-k 재료는 \text{SiO}_2와 비교했을 때 기계적 및 열적으로 불안정하며, 다른 재료와 잘 호환되지 않고 화학 물질 등을 잘 흡수한다는 단점이 있다. 이는 저 유전율 재료가 기공성이고 무게가 가볍기 때문이다. 따라서 저 유전율 물질이 성공적으로 집적되기 위해서는 소수성, 기계적 안정성, 열적 안정성, 화학적 및 물리적 안정성, 다른 재료와의 호환성, 사용자 환경에서의 높은 신뢰성과 같은 일반적인 요구 사항을 만족해야 한다. 현재는 기계적 강도, 열 안정성, 다른 재료와의 호환성 등을 고려하여 \text{Si} 계열에 \text{F}, \text{C} 또는 \text{H-Doped} 물질을 사용하여 2.5~3.0 정도의 k 값을 갖는 Low-k 절연체를 IMD로 사용하고 있는 것으로 알려져 있다.