반도체 패키지 공정

전공정인 FAB 공정을 학습한 후, 후공정으로 넘어가면서 각 공정에서의 용어에 대한 혼동이 올 수 있다. 간략히 용어 정리를 하고 넘어 가도록 하자. 먼저 반도체 제품 설계 또는 Foundry에서는 [그림 2-1]과 같이 설계 사양을 정하고 기능 검증을 하는 부분까지를 Front-end라고 하고, 로직 합성 또는 디지털 합성부터 FAB을 포함해 하나의 제품이 나오게 되는 과정을 Back-end라고 분류하고 있다. 반도체 제조 공정에서는 웨이퍼 위에 회로를 형성시키는 전공정(Fabrication)을 Front-end 공정, 후공정을 Back-end 공정이라고 한다. 또한 소자 형성 시 금속배선 공정에서도 언급된 것처럼 FAB 공정에서도 트랜지스터가 만들어지는 과정을 FEOL(Front-End Of Line), 금속배선 공정 과정을 BEOL(Back-End Of Line)이라고 나누어 분류한다. 최근에는 FinFET 등의 트랜지스터가 3차원으로 복잡하게 만들어지면서, 콘택 홀과 플러그 형성 단계를 별도로 MEOL(Middle-End Of Line)로 나누고 있다.

후공정은 다시 패키지 공정(또는 Assembly 공정)과 테스트 공정으로 나뉘게 된다. 일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적·화학적 충격에 의해 손상될 가능성이 존재한다. 따라서 반도체를 패키지하는 가장 큰 목적은 반도체 칩에 필요한 전원을 공급하고 반도체 칩과 메인 PCB 간의 신호를 연결함은 물론, 반도체 칩에서 발생하는 열을 방출할 수 있는 기판으로 사용함으로써 반도체 칩을 외부의 습기나 불순물로부터 보호할 수 있게 포장하는 것이다. 이러한 목적과 방식으로, 반도체가 제 기능을 할 수 있게 해 주는 기술을 반도체 패키지(Package)라고 한다. 또 다른 말로 Assembly, Back-end, 또는 OSAT(Outsourced Semiconductor Assembly&Test)로 부르기도 한다.

최근 반도체 패키지의 기술은 급격히 발전하여 FAB 공정에서 다루었던 TSV(Through Silicon Via)기술이나 반도체의 다기능화에 의해 요구되는 핀(Pin) 수가 많아지게 되었다. 이에 패키지 사이즈가 점점 커지게 되었고, 다양한 제품(모바일, 웨어러블 디바이스 등)이 추구하는 소형화와 더욱 얇아지는 트렌드에 부합한 패키지의 요구가 발생하게 되었다. 이러한 수요를 충족시키기 위해 개발된 기술이 웨이퍼 레벨 패키지(Wafer Level Packaging, WLP)이다. 여기에 입출력 (I/O) 개수가 증가하는 추세를 따라잡기 위해 칩 크기보다 큰 팬 아웃(Fan-out)¹과 같은 패키지도 사용하고 있으며, 이를 통해 최고의 집적 밀도를 가진 웨이퍼 수준으로 시스템 통합이 가능해졌다. 패키지 기술은 시스템 반도체의 발전과 더불어, System-on-Chip(SoC)²형태로의 변화가 일어나 기판이 대면적화되고 있으며, 3D 형태의 패키지 등으로도 다양화되고 있다. 하지만 여기에서 이러한 내용을 모두 다루기는 어려우므로 기본적인 내용만 다루기로 하였으며, 본 서를 읽는 독자들도 어렵지 않게 충분히 패키지 개념을 이해할 것으로 생각한다.

팬 아웃¹: 1개의 회로나 장치의 출력 단자에 접속해서 신호를 추출할 수 있는 최대 허용 출력선의 수

System-on-Chip(SoC)²: 전체 시스템을 하나의 칩에 담은 기술 집약적 반도체. 여러 기능을 가진 기기들로 구성된 시스템을 하나의 칩으로 만드는 기술

2 Die preparation

전공정에서 웨이퍼 상의 회로 패턴 형성과 웨이퍼 검사가 종료되면, 어셈블리(Assembly)라고 하는 후공정이 이루어진다. 그 후공정의 첫 번째가 바로 Die preparation이라고 하는 다이싱(Dicing)이다. 즉, 웨이퍼를 절단하여 낱개의 칩으로 자르는 공정이다. 다이싱은 스크라이빙(Scribing)이라고도 부른다. 그럼 지금부터 실제 과정을 간략히 살펴보도록 하자. 먼저 웨이퍼 그대로는 두께가 두꺼워 자르기 어렵고, 이 두꺼운 웨이퍼를 잘라 칩으로 할 경우에도 뒷면의 전기 저항이 높아 문제가 발생한다. 그러므로 먼저 뒷면을 CMP 평탄화를 통해 얇게 연삭한 후, UV 테이프로 부착하여 전체 프레임을 고정한다. 다음, 다이싱 소(Dicing saw)라 불리는 다이아몬드 미립자를 붙인 얇은 원형 날을 이용하여 웨이퍼를 종, 횡으로 자른다. 이때 다이싱 공정 중 칩 내부에 기계적 결함이 발생하지 않도록 날의 압력이나 절단 속도를 제어할 필요가 있다. 상기의 과정처럼 Die preparation은 칩을 조립하기 위해 웨이퍼를 조각내는 공정을 말한다.

(1) Wafer mounting

Wafer mounting은 Wafer sawing과 Die attach 공정을 진행하기 위해 작업 환경을 준비하는 단계이다. 이 공정 중에 웨이퍼는 [그림 2-4]의 웨이퍼 프레임이나 다이싱 테이프(Dicing tape)가 동시에 붙여지게 된다. 이 중 웨이퍼 프레임에는 금속이나 플라스틱 재질이 주로 사용되는데, 휨이나 구부러짐, 오염이나 열에 내성이 있어야 한다. 다이싱 테이프(또는 Wafer film)는 PVC 재질로 되어 있으며, 웨이퍼 프레임과 웨이퍼를 고정시킬 수 있도록 한쪽 면에 합성 접착제가 발라져 있다. 일반적으로 두께는 3mils(약 0.076mm) 정도이며 유연성이 있는 반면 질긴 특성이 있다. 한편 Wafer mounting에 쓰이는 Mounting machine은 다음과 같은 과정을 자동적으로 진행한다.

웨이퍼 프레임 로드(Load) → 웨이퍼 로드(Load) → 다이싱 테이프를 이용한 웨이퍼와 웨이퍼 프레임의 부착 → 테이프 절단 → 웨이퍼 언로드(Unload)

이러한 Wafer mounting 작업의 진행 시, 물리적인 힘에 의한 웨이퍼 자체 손상, 칩이 있는 부분의 스크래치, 테이핑 시 공기 방울의 생성, 테이프 자체가 균일한 장력이 없어 테이프가 비틀리는 현상 등을 미연에 방지해야 한다.

(2) Wafer sawing(Wafer dicing)

Wafer mounting 공정이 끝나면 바로 Wafer sawing 공정이 실시된다. 앞에서 설명하였듯이 IC패키지를 조립하기 위해 웨이퍼를 조각으로 잘라내는 공정이다. 절단하는 방법으로는 물리적인 톱(다이싱 소)을 이용하거나 레이저(Laser)를 이용하는 방법이 쓰이고 있다. 다이싱(Dicing) 공정 중에 실리콘 웨이퍼는 다이싱 테이프에 붙여지고, 테이프의 한 면에 접착 성분이 있어 웨이퍼 프레임에 고정되도록 한다. 이후 웨이퍼가 조각 모양으로 절단되면, 테이프에 남아 있는 부분을 다이(Die)라고 부르고, 이 다이가 리드 프레임(Lead frame)이나 PCB(Printed Circuit Board) 기판에 붙여지게 된다. 또 웨이퍼 절단 시 잘려나가는 부분은 다이 스트리트(Die street)라고 불리며 일반적으로 폭이 75μm정도 된다. 웨이퍼 절단 공정 후 테이프에 남아 있는 다이는 다시 Die bonder, Die sorter에 의해 다음 공정이 진행된다. 이때 다이의 크기는 일반적으로 0.5~35mm 정도이며 직선으로 가공되기 때문에 직사각형이나 정사각형 모양을 갖는다.

① 다이싱 소(Dicing saw)

다이싱 소(Dicing saw)는 웨이퍼를 절단하는 데 사용되며, [그림 2-5]의 구조와 [그림 2-6]과 같은 공정 형태로 진행된다. 공정 순서는 웨이퍼 프레임에 웨이퍼를 고정시키고 다이싱 장비(Dicing machine) 에 로드하여 잘려질 부분을 맞춘다. 그 다음 웨이퍼는 고속으로 회전하는 다이아몬드 블레이드에 의해, 두께별 미리 프로그램된 크기로 절단된다. 이때 잔류물은 고압의 초순수(DIW)를 뿌려 제거한다.

이 외에도 분무 노즐(Atomizing nozzle)이 물과 고압의 에어를 혼합하여 고속의 미세 물방울 입자를 생성하는 과정도 있다. 분무 노즐에 의해 미세 물방울 입자가 웨이퍼 표면에 분사되면, 충격파를 생성해 물 입자가 웨이퍼 표면에 널리 퍼지게 된다. 이 물 입자는 파티클(Particle) 입자와 직접적으로 충돌하면서 웨이퍼 표면으로부터 파티클 자체를 쓸어 날리게 되고, 직접적인 충돌 없이 물 입자의 퍼짐 현상만으로 파티클을 제거할 수 있다.

② Laser full cut 다이싱(Dicing)

갈륨비소(GaAs)와 같은 화합물 반도체는 높은 주파수를 사용하는 디바이스이다. 이러한 화합물 반도체를 기존의 다이아몬드 블레이드로 다이싱하게 되면, 절단 진행 속도가 느려지고 높은 생산성을 기대하기 어렵다. 또한 근래의 공정이 SiP(System in Package)와 같은 고집적 기술로 변화함에 따라, 다이자체도 얇게 만드는 것이 필요해졌다. 어쨌거나 웨이퍼의 두께가 더욱 얇아짐에 따라 블레이드 다이싱(Blade dicing) 방식의 어려움은 증가하였고, 이와 같은 문제를 해결하기 위해 레이저를 이용한 기술이 등장하였다.

레이저를 이용한 방법은 패턴이 새겨진 웨이퍼의 앞면에 레이저를 한 번 또는 여러 차례 발사하여 웨이퍼의 절단이 이루어진다. 다이싱 과정에서 갈륨비소(GaAs) 웨이퍼는 쉽게 파손될 수 있는데, 이는 웨이퍼 재질 자체가 무르기 때문이며, 이것 때문에 블레이드(Blade)를 이용한 다이싱은 웨이퍼의 주입 속도를 높이기가 어렵다. 그런 면에서, 레이저를 이용한 다이싱에서는 웨이퍼의 주입 속도를 블레이드방식 대비 수 배 이상으로 높일 수 있어 생산성 향상을 가져온다. 또한 레이저를 이용할 경우 [그림 2-9]에서 보이는 바와 같이 스트리트 폭(Street width)을 최대한 줄일 수 있어 블레이드 방식을 사용할 때보다 생산성이 좋아진다. 더욱이 화합물 반도체 웨이퍼들은 기술의 발달과 더불어 더욱더 작은 사이즈의 다이로 설계되므로, 스트리트 폭을 적당히 줄이게 되면 결과적으로 생산성 증가를 불러온다.

상기의 다이싱 방식(블레이드 또는 레이저 방식)을 통해 절단된 다이들은 Die attach 공정을 위해 웨이퍼 테이프에 붙여져 있는 상태로 있거나 차후 조립 공정을 위해 Wafer pack에 각각 보관된다. 주요 공정 변수로는 절단 방법(방향이나 절단 종류), 웨이퍼를 밀어 넣는 속도, 블레이드 회전 속도, 블레이드 높이 등이 있다. 다이를 세정할 때는 세정 횟수, 세정 속도, 초순수(DIW)의 압력, 건조 시간, 온도, 공기 흐름 속도 등의 영향을 받는다.

여기에서 잠깐 현재 많이 사용되고 있는 레이저 커팅에 대해 자세하게 알아보기로 한다. 고휘도 LED는 휴대전화용 이외에, 액정 텔레비전의 백라이트와 차량용 헤드라이트, 조명기기 등으로 응용 범위가 넓어지기 시작했으며, 중장기적인 시장 확대가 예측되고 있다. 고휘도 LED에 사용되는 사파이어의 가공은, 종전에는 다이아몬드 스크라이버 등을 사용한 브레이킹이 주류였다. 그러나 시장 확대와 함께 처리량·수율 향상에 대한 요구가 강해졌고 레이저에 의한 가공이 급속히 보급되었기에, 고휘도 LED용 가공에서의 주류 프로세스가 되고 있다.

▣ 다이아몬드 스크라이버의 과제

종전에 사용되었던 다이아몬드 스크라이버에 의한 브레이킹에서는 다음과 같은 문제점이 지적되고 있다.

▣ 레이저에 의한 사파이어 가공의 장점

레이저 가공에는 애플리케이션 가공과 스텔스 가공의 두 가지 방법이 있다. 이때 사파이어 가공에 레이저 소(Laser saw)를 사용함으로써, 종전의 가공 방법 대비 동등의 휘도를 유지하면서도 처리량(Through-put) 및 수율의 향상, 오퍼레이션 비용 저감 등의 다양한 장점을 갖게 된다.

▣ 스텔스 다이싱(Stealth dicing)에 의한 사파이어 가공의 장점

고휘도가 요구되는 고부가 가치 디바이스에는 휘도의 저하가 거의 발생하지 않는 스텔스 다이싱(Stealth dicing)에 의한 가공이 가장 적합하다. 내부 가공에 의한 절단을 실시하기 때문에 스트리트 폭의 협소화가 가능하며, 칩 수의 증가도 기대할 수 있다. 또한 두꺼운 기판에서도 휘도 저하를 억제한 칩 분할이 가능하다. 이 외에도 스텔스 다이싱은 물질을 투과하는 파장을 가진 레이저빔을 사용하므로, 웨이퍼 표면에 열로 인한 손상을 방지할 수 있다는 장점이 있다. 손실이 없기 때문에 웨이퍼의 수율을 높일 수 있게 되었으며, 건식 공정의 방법이므로 별도의 세정수를 필요로 하지 않는다.

▣DBG + DAF 레이저 커팅

DBG(Dicing Before Grinding) 프로세스는 연삭 공정에서 칩을 분할함으로써 이면 흠집(Chipping)을 저감할 수 있으며, 이에 따라 칩 항절강도³를 향상시킬 수 있다. 연삭 종료 단계에서 칩으로 분할되어 있으므로, 특히 박막 가공 시의 웨이퍼 파손에 대한 리스크 저감이 기대된다. 여기에 접착제 역할을 하는 DAF(Die Attach Film)⁴를 적용할 수 있게 되면 SiP(System in Package) 등 박막 칩을 적층하는 패키지 제조에도 DBG 프로세스의 전개가 가능하게 된다. DBG 프로세스에 DAF를 적용할 때에는 칩 분할된 웨이퍼 이면에 DAF를 점착하고 다시 DAF만을 커팅해야 한다. 한편 DBG 가공 후의 웨이퍼에 칩 이격이 발생한 경우에는 특수한 얼라이먼트를 사용해 칩 이격을 개선한 가공이 가능하다. 이는 [그림 2-11]과 같이 각 라인의 얼라이먼트 포인트마다 커프(Cuff)⁵ 중심 위치를 기억하고, 그 중심을 레이저로 커팅하는 원리이다.

항절강도³: 일정한 크기의 시편(시험 분석용 광석 및 광물)에 하중을 가할 때 그 시편이 끊어질 때의 힘

DAF⁴: 필름 형태의 본딩 재료로, 박막 칩 적층 등에 사용됨.

커프⁵: 절삭에 의해 금속이 제거된 공간

3 Die attach

상기의 내용들은 웨이퍼 상에 반복적으로 만들어진 칩을 자르는 다이싱 작업에 관한 내용이었다. 이제는, 이렇게 잘라진 칩 또는 다이를 완성된 제품의 기판에 삽입하고 납땜하여 전기적인 회로가 구성될 수 있게 하는 작업이 진행되어야 한다. 이 공정 과정을 Die attach(Die mount 혹은 Die bond)라고 한다. 완성된 IC칩을 다이 패드(Die pad)나 반도체 패키지의 리드 프레임에 탑재시키는 공정으로, 크게 Adhesive 방식과 Eutectic 방식으로 나뉜다. 공정 과정은 UV 테이프 위에 배열된 칩을 마운트 장비(Mounter)의 진공 척(Vaccum chuck)으로 픽업하여 리드 프레임 위에 붙이는 순서이다. 이를 위해 은 도금된 리드 프레임 부분 위에 은 페이스트를 둥근 점 형태로 찍고, 여기에 칩을 접착시킨다. 이러한 Die attach 공정이 중요한 이유는 이후 공정에서도 견딜 수 있는 충분한 강도의 접착력으로 칩을 고정시킬 수 있고, 또 적절한 열전도도 및 전기 전도도를 부여함으로써 칩에서 발생하는 열을 방열시켜 칩 표면의 전하 축적을 방지할 수 있기 때문이다.

(1) 리드 프레임(Lead frame)

리드 프레임은 반도체 패키지의 주요 부품으로서, 반도체 칩과 외부 회로를 연결시켜 주는 전선(Lead) 역할과 반도체 패키지를 전자 회로 기판에 고정시켜 주는 버팀대(Frame) 역할을 동시에 수행하는 금속 기판을 말한다. 이 리드 프레임은 IC 칩을 탑재 및 고정하는 다이 패드부와 IC 칩 상의 단자와 선을 연결하는 Inner 리드부, 외부 단자가 되는 Outer 리드부로 구성되어 있다. 리드 프레임의 가운데에 IC 칩을 올려놓고 세라믹스 등의 패키지를 씌우면 반도체 기기가 되는 것이다. 리드 프레임이 가져야 할 조건으로는 다음과 같은 것들이 있다.

리드 프레임을 사용하는 패키지는 원가가 저렴한 구리 리드 프레임을 사용하기 때문에 생산 원가가 저렴하다는 장점을 가진다. 대체로 전형적인 패키지 구조를 가지며, 구조가 상대적으로 간단해 출력 단자 수가 적은 소자에 적합하다. 특히 저렴한 가격과 작은 크기, 우수한 전기 및 열적 특성 때문에 무선 이동 통신 제품에 많이 사용된다.

(2) 리드 프레임의 은 도금

리드 프레임의 소재는 무광택에서 광택 도금까지 가능한 순수 동 또는 은 제품이다. 일반적으로 고속 은 도금의 경우, 고 전류 작업(통상 100 A/dm²), 금 와이어 본딩, pH 안정성 및 제품 사용 기한에 따른 감소가 적어야 하는 등 리드 프레임 산업의 높은 요구를 만족하는 제품이다. 효율이 매우 우수하며 저 프리 시안(Free cyanide) 농도(< 5g/L)와 전류 밀도에 따른 높은 도금 속도를 갖도록 하는 것이 중요하다. 리드 프레임의 은 도금 공정은 전처리(탈지제, 활성화, 치환도금 방지)를 포함하여 은 박리제 변색 방지 후 처리제 등을 포함하고 있으며, 최종 공정인 안티-EBO T 13은 대부분의 Die attach 레진이 에폭시 블리드 아웃⁶에 대하여 0의 값을 갖도록 해준다.

블리드 아웃⁶: 저 응력 Die attach 레진을 사용할 때, 특성에 악영향을 주지 않도록 하는 접착 과정

최근에는 IC 패키지 리드 프레임의 MSL(Moisture Sensitivity Level)⁷특성 약화를 극복하기 위하여, 몰딩 컴파운드⁸에 대한 밀착성을 증가시키기 위한 기계적·화학적 결합을 제공하는 제품 소재의 개발이 이루어지고 있다. 기업에서는 몰딩 컴파운드와 동 합금 제품의 밀착성을 강화하기 위해 몰드프렙 HMC와 같은 제품을 개발하였는데, 리드 프레임은 조도가 형성된 합금 소재의 표면 위에 유기-금속 코팅을 형성하는 첨가제를 포함한 입계(Inter granular) 에칭 용액으로 처리된다. 몰드프렙 HMC의 처리는 용액 내 허용 농도를 최대화하여 리드 프레임의 밀착성을 향상시키기 위한 주요 처리 단계로서, 그 물질 내에는 실리콘을 포함한 소재 금속 처리 시에 발생되는 스머트(Smut)⁹를 효과적으로 제거하기 위한 첨가 물질을 포함하고 있다. 따라서 표면 처리된 모든 일반 소재의 기계적·화학적 밀착성의 향상은 IC 패키지의 MSL 특성을 최고로 향상시켜주게 된다.

MSL(Moisture Sensitivity Level)⁷: 습도에 대한 민감도

몰딩 컴파운드⁸: 반도체 소자를 온도와 외부 빛, 전기, 충격으로부터 보호하기 위해 특수한 소재로 이루어진 피막

스머트⁹: 산으로 어떤 물질의 불순물을 씻어낼 때, 과도한 세정이 이루어질 경우 물질의 표면에 붙는 그을음 덩어리

반도체 관련 기술이 점점 발전하면서 반도체 패키지 기술도 변화하고 있다. 이에, 전자 기판이 다양한 형태로 모습을 달리하고 있으므로 그에 맞춘 기술이 필요하다. 리드 프레임 검사 장비의 개발 과정에서 보유하게 된 기술력은 이 같은 변화에도 능동적으로 대처할 수 있는 기반이 된다. 예컨대 리드 프레임 없이 기판에 직접 칩을 장착(실장, Board on chip 기술)하거나 구부러지는 필름 위에 칩을 얹는 방법(Chip on film 기술)을 적용하는 장비도 좀 더 유리하게 개발할 수 있다.

[그림 2-15]는 리드 프레임의 특정 용도에 맞춘 약 10가지 정도의 기준을 가지고 가장 적합한 리드 프레임을 찾을 수 있는 라이브러리의 예를 보여주고 있다. 여기에 내부 리드 팁의 수, 외부의 핀 수, 다이 부착 패드(DAP) 사이즈 등을 입력함으로써, [그림 2-16]과 같은 최적화된 리드 프레임을 찾아낼 수 있다.

(3) Die attach

다이싱(Dicing)을 통해 잘라진 하나의 다이를 Polyimide, Epoxy 등의 접착 물질을 사용하는 Adhesive die attach 공정을 통해 리드 프레임 위에 부착시키는 방법이다. [그림 2-17]과 같이 다이 패드에 정확히 맞추어진 양만큼 에폭시(Epoxy)를 바르고 하나씩 잘라진 웨이퍼에서 다이를 가져와 접착시키는 과정으로 진행된다. 웨이퍼 테이프로부터 다이를 떼어낼 때 대부분 ‘Collet’으로 알려진 로봇 암(Arm)이 사용되는데, 칩 표면에 손상이 가지 않도록 하면서 Die bond에 정확히 위치시켜 접착시켜야 한다.

리드 프레임의 다이 패드에 다이를 부착시킬 때, 남은 에폭시가 다이의 가장자리로 밀려 나오는 현상이 생기게 되는데, 이를 Die attach fillet이라 한다. 너무 많은 Die attach fillet은 다이 표면뿐만 아니라 리드 프레임을 오염시킬 수 있고, 양이 너무 적으면 다이가 충분히 붙지 않아 밀려나거나 작업 도중 충격으로 인해 표면에 크래킹이 발생할 수 있다.

(4) Die attach 불량

Die attach 공정뿐만 아니라 Die attach를 하기 위한 재료도 제품의 품질이나 신뢰성에 큰 영향을 미친다. 특히 큰 칩을 Die attach하는 경우에는 외부의 기계적인 충격뿐만 아니라 열과 전기 전도도에 대해 신경쓰지 않으면 칩에 금이 가는 현상(Crack)이 생길 수 있다. 이러한 불량에 대해 알아보면 다음과 같다. 먼저 다이가 리드 프레임의 패드에서 떨어지는 현상이 발생하는데, 이 경우는 다이의 밑면이 오염되어 제대로 붙지 않거나 다이의 위치를 제대로 잡지 못했을 경우에 발생한다. 또한 앞에서도 설명하였지만 다이의 접착면이 제대로 붙어 있지 않는 경우에는 약간의 물리적인 충격으로도 다이가 깨지는 현상이 발생한다. 특히 다이의 크기가 클수록 이와 같은 문제는 더 많이 발생한다. 다이를 웨이퍼에서 가져올 때 혹은 작업 과정에서 부주의하거나 부적절한 도구를 사용하면, 다이의 표면에 스크래치가 생겨 불량의 원인이 되기도 한다.

4 와이어 본딩(Wire bonding)

1960년대 후반 정도까지는 반도체 칩을 접속하는 데 금선을 열압착(Thermo-Compression Bonding, TCB)하여 접속하는 와이어 본딩 기술이 이용되었지만, 그 후 등장한 열초음파(Thermo-Sonic Bonding, TSB) 기술이 반도체 조립에서 주역을 맡은 이래 지금까지도 계속되고 있다. 플립 칩(Flip chip)실장 기술은 1960년대 초 IBM사가 System360형 컴퓨터용으로 개발한 기술로, 동(Bronze) 마이크로(μm) 볼의 땜납 접합을 이용한 실장 기술을 확립하였다. 현재는 솔더 범프를 이용한 C4(Controlled Collapse Chip Connection)라 불리는 방법이 마이크로프로세서 등으로 대표되는, 어레이상으로 배치된 수 백에서 수 천 핀에 달하는 LSI의 내부 접속을 위해 일반적으로 사용되고 있다. 또한 와이어 본더를 이용하여 금선을 1개씩 배선하는 와이어 본딩을 대신하는 기술로서, 1960년대 후반에 GE사가 TAB(Tape Automated Bonding) 방식의 접속 기술을 개발했다. TAB 기술은 1980년대 이후 액정 드라이버 등 특정 분야의 반도체 패키지 기술인 TCP(Tape Carrier Package)의 기술로 대량 생산 품종에서 적용되면서, 와이어 본딩 기술과 공존하고 있다.

초음파 플립 칩 실장 기술도 이미 1960년대에는 실장 기술자들 사이에서 잘 알려진 기술이었다. 그러나 와이어 본딩만큼의 일반적인 기술은 아니어서 1990년대 이후 10핀 정도의 소형 칩을 이용하는 TCXO나 SAW 디바이스 등의 일부 제품에서 적용되었지만 100핀을 넘는 다핀 LSI에 대해서는 기술적 어려움이 있어 범용적인 기술로 자리잡지 못했다. 그러나 2000년대 들어 1,000핀 급의 다핀 LSI에도 적용 가능한 초음파 플립 칩 본더가 개발되어 현재는 액정과 OLED 등의 표시 디스플레이 패널 모듈이나 이미지 센서 모듈 등의 정보기기 제품에 COF(Chip On Flex), COB(Chip On Board) 또는 COC(Chip On Chip) 등의 형태로 사용하고 있다. 사용되는 와이어의 종류도 금에서부터 알루미늄, 그리고 구리에 이르기까지 다양해졌다.

반도체 공정을 통해 만들어진 IC의 다이 혹은 베어칩(Barechip)¹⁰은 사이즈가 너무 작아서 다른 회로들에 그대로 붙여 쓸 수가 없다. 보통 그것을 패키지 과정을 통해 네모난 플라스틱에 모양 좋게 담아 내고 회로에 올라갈만한 외부 단자(Lead frame)로 뽑아내는데, 이 과정에서 패키지 내부에 있는 IC 다이의 패드와 리드 프레임과는 얇은 선으로 연결하게 된다. 이렇듯 반도체 패드에서 외부 단자로 연결하기 위해 심는 얇은 선들을 붙이는 공정을 와이어 본딩(Wire bonding)이라고 한다. 보통 전도도가 높은 금(Au)으로 된 와이어를 사용하며, 그 굵기는 보통 20~50μm이다. 한 개씩 나누어진 반도체 다이를 리드 프레임에 있는 외부 단자에 붙이려면 와이어 본딩이 필수적이며, 이 과정에서 사용되는 장비를 Wire bonder 혹은 Wire bonding machine이라고 부른다.

베어칩¹⁰: 웨이퍼에서 잘라낸 집적회로 칩. 패키지 단계 직전의 상태로, 베어 다이(Bare die)라고도 함.

(1) 와이어 본딩(Wire bonding)

회로가 구성된 다이를 리드 프레임을 이용해 패키지의 리드에 매우 가는 고순도선으로 연결하는 공정을 Wire bonding이라 한다. 반도체 칩이 제대로 동작하기 위해서는 외부와 전기적으로 연결되어야 하므로, 와이어 본딩 공정의 미세한 금속선으로 반도체 칩의 끝부분과 다른 전기적 연결단자를 연결해야 한다. 이때 구리(Cu)는 금(Au)보다 장점이 많아, 전기적 도통을 위한 물질로서 사용량이 증가되고 있는 상황이다. 저렴한 가격과 뛰어난 열/전기 전도성이 주된 장점이며, 이 때문에 구리 와이어는 고전류 또는 고출력 제품의 적용에 적합하다. 현재 구리 와이어 본딩을 적용하는 표면 처리에는 전해 Ni/Au가 일반적으로 사용되고 금의 두께는 0.5μm 정도이다. [그림 2-22]는 본딩용 금 와이어를 보여주고 있다. 만약 이 금을 다른 저렴한 금속으로 대체할 수 있다면, 가격 절감 효과는 매우 클 것이다. 현재 전해 Ni/Au를 대체 가능한 표면 처리로는 ENEP(Electroless Nickel Electroless Palladium)가 적합하며, 이미 구리 와이어 본딩 특성에 대한 신뢰성 부분은 반도체 분야에서 증명되고 있다. 사실 반도체 칩의 표면에 선을 붙이는 것은 어려운 작업이다. 왜냐하면 칩 연결에 쓰이는 와이어가 시간이 지나도 재 성능을 낼 수 있도록 전기적 연결이 좋아야 하기 때문이다. 한편, 초창기 상업적인 와이어 본딩 방법은 칩에 직접 납땜을 하는 방법이었다. 이러한 납땜법은 생산성이 좋지 않았고, 반도체 물질과 접합하는 다이오드 부분이 약해져서 성능을 떨어뜨리는 결과를 가져오기도 했다.

표 2-1 접합 강도 측면에서 ENEP의 구리(Cu) 와이어 본딩 성능

기본적으로 와이어 본딩의 형태는 크게 Wedge bond와 Ball bond로 나눌 수 있지만, 실제 기업에서 각종 반도체에 사용되는 본딩은 아주 다양하다. 본 절에서는 어떤 종류의 와이어 본딩이 있는지 미리 알아보기로 한다. 간단히 설명하면 볼 본딩은 금 와이어의 끝단에 작은 전기 스파크를 가해 녹여서 금속 볼 모양을 만든 것이다. 캐피러리(Capillary)라고 불리는 ‘와이어가 들어 있는 가는 모세관’이 칩의 표면을 찍으면, 와이어가 붙어 모세관이 들어 올려지게 되고 본딩 패드(Bonding pad)면의 가장자리가 잘리면서 와이어가 붙는다. 캐피러리에 가해지는 압력에 따라 실제 패드 또는 칩에 만들어지는 볼 모양이 다양해지고, 이에 따라 불량이 많이 발생할 수 있으므로 작업 전에 충분히 캐피러리에 가해지는 압력을 조절하여 이를 대비해야 한다.

여기에서 참고로 앞에서 다루지 못했던 본딩 툴(Bonding tool)에 따른 캐피러리의 종류를 [그림 2-24]에서 보여주고 있으니 참고하기 바란다.

이상의 내용을 요약하면, 와이어 본딩은 실리콘 칩과 반도체 디바이스의 외부 선을 매우 미세한 배선으로 전기적 연결하는 공정이다. 와이어 본딩에 사용되는 배선은 대개 금이나 알루미늄 계열이 많이 쓰이며 구리도 반도체 제조 산업에서 쓰이기 시작하고 있다. 금은 산화작용이 적어 본딩(Bonding) 시 크게 문제가 되지 않으나 구리의 경우는 산화를 방지하기 위해 와이어 본딩 공정 중 질소 가스를 사용해야 한다. 또 구리는 금보다 강하기 때문에 칩의 표면에 쉽게 데미지를 줄 수도 있다. 어쨌거나 구리는 금보다 값이 싸고 전기적으로 우수한 성질을 가지고 있으므로, 어느 것을 선택하는가는 회사 정책에 맞춰야 한다.

5 플립 칩 본딩(Flip chip bonding)

반도체 칩을 제조하는 과정에서 웨이퍼 단위의 식각(Etching), 증착(Evaporation)과 같은 공정을 마치면 테스트를 거쳐 최종적으로 패키지(Package)을 하게 된다. 패키지는 외부 단자(Outer lead)가 형성된 기판에 칩이 실장되고 몰딩(Molding)을 하는 것을 말한다. 외부 단자는 기판과 칩을 전기적으로 연결하는 단자를 말하며, 이 외부 단자와 칩의 연결 형태에 따라 와이어 본딩, 플립 칩 본딩(Flip chip bonding)이라는 말을 하게 되는 것이다. 와이어 본딩은 리드가 형성된 기판(컴퓨터의 메인보드 같은 기판이 아니다)에 칩을 올려 두고 미세 와이어를 이용해 외부 단자와 전기적으로 연결된 내부 단자에 반도체 칩의 전극 패턴을 연결하는 방식이다. 그리고 플립 칩 본딩은 전극패턴 혹은 내부 단자에 Solderball 등의 돌출부를 만들고 기판에 칩을 올릴 때 전기적으로 연결되도록 만든 것이다. 플립 칩 본딩을 이용하면 와이어 본딩만큼의 공간을 절약할 수 있어 작은 패키지의 제조가 가능해진다. 또한 플립 칩의 뛰어난 열 성능은 내열성이 낮은 방열판 부분이 있기 때문에 가능한 것인데, 이 경우 열은 Thermal ball과 내·외부의 방열판을 통해 방산된다. 낮은 접합면과 Case 간의 열저항은 방열판 커버와 다이 간 접촉에 의해 이루어진다. 밀착성과 열 전도성을 좋게 하기 위하여 다이와 방열판 커버 사이에 Thermal grease(Thermal compound)를 얇게 바른다. 열성능을 향상시키기 위한 외부 방열판은 외부 커버에 쉽게 부착할 수 있기 때문에 낮은 열저항을 이용할 수 있다. 플립 칩 패키지의 또 한 가지 중요한 이점은 전기적 성능이 뛰어나다는 점이다. 플립 칩은 패키지에서 병목 작용을 하는 와이어 본드가 필요없기 때문에 전기 성능이 좋다.

오늘날 대부분의 전자 소자는 고주파에서 작동하기 때문에 신호의 무결성(Integrity)이 중요한 고려 사항으로 대두되는 상황이다. 과거에는 2~3GHz가 대부분의 패키지에서 최고 한계치였으나 플립 칩은 기판 기술에 따라 10~40GHz의 주파수 지원도 용이하다.

기본적인 플립 칩 조립 공정은 다음과 같다.

i) 칩 표면에 범프(Bump)를 입힌다.

ii) 범프된(Bumped) 칩을 기판에 Face-Down으로 장착한다.

iii) 칩과 기판 사이의 빈 공간을 비 전도성 물질로 채우는 Under filling 공정을 한다.

(1) 플립 칩 범핑(Flip chip bumping)

범핑(Bumping)이란 웨이퍼 알루미늄(Al) 패드 위에 금 또는 솔더(Solder) 등의 소재로 5~10μm 크기의 외부 접속단자(Bump)를 형성해 주는 차세대 공정을 말한다. 다이 표면의 범프들은 여러 기능을 수행할 수 있는데, 기판과의 전기적 연결, 칩에서 기판으로 열을 전달함으로써 열 방출, 칩과 칩 사이 또는 칩과 기판 사이에 공간을 제공하여 전기적 쇼트 방지, 물리적인 칩 지탱 등의 역할을 한다.

솔더 범프(Solder bumping)는 스퍼터링(Sputtering), 플레이팅(Plating) 등에 의해 UBM(Under Bump Metallization)을 칩에 도포한다. UBM을 입히는 공정은 본드 패드에 있는 산화막층을 제거하고 솔더링(Soldering)할 부분을 정하는 데 쓰인다. 그 다음 UBM층 위에 증착(Evaporation), 전기 도금(Electroplating), 스크린 인쇄(Screen-printing), 미세 증착(Needle-depositing) 등의 방식으로 솔더(Solder)를 도포하게 된다.

(2) 범핑 공정

① 증발 범퍼 공정(Evaporated bump process)

증발에 의한 UBM(Under Bump Metallization) 및 솔더 범프(Solder bump)의 형성은 일반적으로 IBM 및 C4(Controlled Collapse Chip Connection) 프로세스에 의해 실행된다.

통상 웨이퍼는 금속 범퍼 증착 전에 산화물 또는 포토레지스트를 제거하기 위해 세정 공정이 수행되는데, 세정 공정 또한 웨이퍼 보호 및 본드 패드의 표면을 거칠게 하여 UBM의 보다 나은 접착을 촉진하는 역할을 한다. 세정 공정 이후에는 범퍼의 UBM 기초 구조 중 첫 번째 금속층이 금속 마스크(일반적으로 몰리브덴)를 이용해 웨이퍼를 패턴화하는 스퍼터링 공정에 의해 도포된다. 이 첫 번째 금속층은 대개 티타늄과 내열성이 있는 다른 금속이 혼합된 상태이며, 디바이스와 전기 접촉성을 최적화시킨다. 이렇게 함으로써 웨이퍼 표면에 강한 접착성을 가지게 되고 솔더 범프와 다이 금속층 간의 확산 장벽(Diffusion barrier)으로서 작용한다. 그 다음 구리와 같은 금속을 증착하여 UBM층을 형성한다.

② 전기 도금 범퍼 공정(Electroplated bump process)

플립 칩 어셈블리(Assembly)를 위한 솔더 범프는 칩의 입출력(I/O) 패드에 전기 도금되어 증착된다. 웨이퍼 범핑의 기본 공정 단계는 UBM의 스퍼터링, 포토 공정, 범프 금속의 전기 도금, 씨앗층의 식각 및 리플로우(Reflow)이다. 이 중 전기 도금은 높은 증착률과 잘 알려진 화학 반응 및 우수한 증착 균일성으로 인해 플립 칩 범프의 증착에 널리 사용되어 왔다. UBM과 솔더 범프는 동일한 포토레지스트 마스크를 사용하여 순차적으로 증착되며, 전기 도금 공정은 특징적으로 하나의 마스크층 및 하나의 포토 공정 과정을 필요로 한다. UBM/솔더는 포토레지스트 개구에서 전기적으로 증착되고 포토레지스트의 제거 후에, 증착된 금속층은 웨이퍼로부터 전도성 씨앗층을 식각하기 위한 마스크로서 작용한다. 이는 전기 도금의 단순성에도 불구하고, 공정이 다른 재료의 화학적 호환성에 매우 민감하다.

6 몰딩(Molding)

와이어 본딩이 끝난 후에는 회로와 칩의 보호가 매우 중요한데, 그 역할은 특수한 소재들에 의해 행해지고 있다. 대표적인 예로 EMC(Epoxy Molding Compound)가 있다. 이는 반도체 소자를 외부 환경으로부터 보호하는 열경화성 복합 재료로서, 습기, 충격, 열, 그리고 전하 등의 외부 환경으로부터 반도체 칩을 보호하고 외관상 제품의 형태를 가지기 위해 일정한 모양을 가진 형틀에 넣어 만들어진다. 상기의 내용을 정리하면, 반도체 소자를 온도와 외부 빛, 전기, 충격으로부터 보호하기 위해 특수한 소재로 이루어진 피막을 씌우게 되고, 이러한 물질을 몰딩 컴파운드(Molding compound)라 한다. 이러한 물질에는 주로 에폭시 수지(Resin), 열경화성 수지, 규산염, 촉매제, 물감 색소 등으로 이루어진 혼합물이 있다. 몰딩 컴파운드를 선택할 때 중요하게 고려해야 할 사항으로는 열 전이, 습도 흡수율, 유연성, 인장 강도, 열전도 효율과 접착성이 있다.

EMC는 반도체 가격에 비해서는 그 비중이 작지만, 반도체 소자를 보호하는 구조 재료이기 때문에 반도체의 기능에 매우 중요한 영향을 미친다. 특히 EMC 컴파운딩 기술은 반도체의 품질을 좌우할 정도로 핵심 기술에 속한다. 몰딩 공정에서 중요한 점은, 짧게 주어진 시간 내에 몰딩할 금형 내부를 완전히 채우는 것인데, 만약 EMC가 제대로 흐르지 못할 경우에는 불량이 발생할 수 있다. 또 점점 패키지가 소형화되고 얇아지는 경향에 따라 System in Chip(SiC)과 같은 복잡한 구조의 패키지가 만들어지고 처리 속도도 빨라져야 하므로, 공정 중에 발생할 수 있는 불량을 예측할 수 있어야 한다. 그러므로 지금부터는 몰딩 방식에 대해 간단하게 설명하도록 한다.

(1) 트랜스퍼 방식

트랜스퍼 방식의 몰딩은 이전부터 반도체 등 전자 부품의 수지 밀봉에 이용되어 온 성형 방식으로, 프런저(Plunger) 내에서 일단 용융된 수지를 캐비티(Cavity)에 주입하고 경화시키는 수지 밀봉 방식이다. 캐비티에 수지를 주입할 때 복수의 구멍으로 수지를 공급하는 멀티 플런저 방식은 수지 사용 효율의 대폭적인 개선 및 성형 품질의 비약적 향상과 함께, 수지 성형 사이클을 대폭 단축할 수 있게 하였다.

(2) 컴프레션 방식

일반적으로, 반도체 소자들에 대한 몰딩 공정은 금형 내에 상기 반도체 소자들이 탑재된 기판을 배치하고 캐비티 내부로 에폭시 수지와 같은 몰딩 수지를 주입함으로써 이루어질 수 있다. 상기 몰딩 공정을 수행하기 위한 장치에는 상기 캐비티 내부로 용융된 수지 또는 액상 수지를 주입하는 트랜스퍼 몰딩 방식이 있었으나, 이 방식은 복잡한 구조에서 충진 및 와이어 변형으로 인해 불량이 많이 발생하여 충진에 한계가 있었다. 그에 반해 컴프레션 방식은 충진성이 탁월하고 재료 또한 100% 이용이 가능한 장점이 있다.

몰딩 작업과 관련한 불량에는 다음과 같은 것이 있다.

피츠¹¹: 표면에 생기는 凹 형태의 홈

7 마킹(Marking) 공정

마킹(Marking) 공정은 조립 공정이 완료된 패키지 위에 제조사에서 필요로 하는 회사의 로고, 제품명, 부품 이름, 제조 일자를 구분할 수 있는 여러 가지 형태의 마킹을 하는 것이다. 이러한 표식들은 조립 공정 중에 새겨질 수도 있고 또는 테스트 공정 중에 새겨지기도 하지만, 대부분은 조립 공정에서 작업이 완료된다. [그림 2-36]은 흔히 사용하는 마킹 방법의 Layout을 보여주고 있다.

일반적으로 반도체 공정에서 사용되는 마킹의 종류는 크게 두 가지로 분류할 수 있다. 먼저 현재 반도체 분야뿐만 아니라 여러 산업 분야에서 널리 사용되고 있는 잉크 마킹 방법이다. 잉크 마킹은 피 인쇄체로의 잉크 프린팅 방법에 따라 다이렉트(Direct) 마킹이나 오프셋(Off-set), 실리콘 Gravure 전사(Pad) 마킹으로 구분할 수 있다. 또 다른 마킹 방법은 레이저 빔을 이용해 반도체 패키지 및 케이스를 태움으로써 표면에 음각으로 마킹하는 방식이다. 잉크 마킹에 비해 선명도(Contrast)가 떨어지는 단점이 있으나, 생산성이 높고 디바이스(Device) 변경 시에 편리하다.

(1) 잉크 마킹(Ink marking)

반도체 공정에서의 일반적인 잉크 마킹 방법은 패드 프린팅(Pad printing) 방식이다. 패드 프린팅에서는 잉크 패턴이 미리 새겨진 틀 모양의 실리콘 Rubber에 잉크를 묻힌 후, 이를 패키지 위에 가져다 찍어 문양을 새기게 된다. 이때 실리콘 Rubber는 유연하고 탄력이 있으므로, 표면이 고르지 못한 상태에서도 프린팅이 가능하다. IC 패키지 마킹 공정에 있어서, 마킹의 질 외에 마킹 성능이 중요한 역할을 하고 있는데, 이러한 마킹 성능의 저하 요인으로는 부적절한 잉크의 사용, 공정에 쓰이는 잉크의 잘못된 보관, 마킹 표면의 오염 등이 있다. 즉, 마킹 표면에 잉크가 잘 붙어야만 좋은 성능을 내며 이를 위해서는 잉크의 표면 장력이 마킹하는 위치의 표면 장력보다 작아야 한다. 그러므로 잉크의 표면 장력 데이터와 패키지의 표면 장력 데이터를 면밀히 분석하여 사용해야 한다.

① 다이렉트(Direct) 마킹

인쇄 매체(마킹 활자)가 잉크를 잉크 판이나 잉크 통으로부터 반도체 부품에 직접 전사하여 마킹되는 방법으로, 탄성이 좋은 고무판이나 포토 폴리머 수지판에 의해 인쇄된다. 다이렉트 마킹은 잉크 롤러, 활자판, 그리고 피 인쇄물 간의 정밀한 압력이 요구되며, 활자의 구성이 완벽해야 함은 물론, 동시에 여러 부품을 마킹할 경우 피 인쇄물과 활자판의 평평도가 각기 일정해야 한다. 마킹 활자에는 주로 고무가 사용되고, 장비에 따라 수지 활자가 사용되는 경우도 있다. 마킹 잉크에는 큐링(Curing)¹² 조건에 따라 열경화성 잉크(MARKEM 7224, 7254, 7261 등)와 자외선 잉크가 주로 사용된다. 이 인쇄 방법은 마킹 기계에 인쇄 활자를 셋팅하는 과정에 어려움이 있다.

큐링¹²: 완전히 굳을 때까지 적당량의 수분을 유지하면서 충격을 받거나 얼지 않도록 보호하는 것

② 오프셋(Off-set) 마킹

잉크가 반도체 부품의 패키지 위에 전사되기 전에 중간 매체인 오프셋 롤러나 패드 위에 전사되는 방식이다. 다양하게 삽입 가능한 스틸이나 포토 폴리머 수지판이 이용되므로 활자 교환이 대단히 용이하다. 일반적으로 잉크의 점막이 패드나 롤러에 의해 두 번에 나누어 인쇄되기 때문에, 마킹 선명도는 다이렉트 마킹 대비 덜하다. 마킹 활자에는 다이렉트 마킹보다 재질이 단단하고 식각 타입인 수지나 스틸(Steel)판이 사용되며, 잉크는 다이렉트 마킹과 비슷하다.

③실리콘 Gravure 전사(Pad) 마킹

일반적으로 반도체 조립 공정에서는 패드(Pad) 마킹이라고 불린다. 주로 완구, 문구 등 일반 제품에 널리 활용되어 오다가 최근에는 뛰어난 마킹 선명도 때문에 전자, 반도체 부품의 마킹에 급속히 활용되고 있는 추세이다. 이 마킹 방식에는 탄성과 잉크의 전사도가 극히 우수한 실리콘 고무인 패드(Pad)가 사용되고, 다이렉트 마킹과 달리 정밀한 식각 또는 Engraving plate(조각판)란 활자판에 의해 새로운 메커니즘으로 마킹이 이루어진다. 그 과정은 먼저, 메커니즘 잉크를 Engraving plate에 묻힌 다음 스틸 블레이드로 조각된 활자판을 닦아 준다. 그럼 잉크는 식각 또는 조각된 활자에만 남게 되고 이를 다시 실리콘 패드에 묻혀 부품에 전사시킨다. 이때 Engraving plate의 식각 깊이를 조절함으로써, 잉크막의 두께를 조절해 정밀한 마킹을 할 수 있다.

(2) 레이저 마킹(Laser marking)

레이저 마킹은 레이저 빔을 이용하여 표면에 표식을 각인하는 공정이다. 이 마킹 공정은 IC 패키지 마킹으로 크게 자리잡고 있으며, 레이저를 이용함으로써 빠른 작업 공정과 비 접촉 공정이 가능하여 소모되는 재료가 없다는 장점이 있다. 레이저의 종류는 매우 많지만, 반도체 산업에서는 주로 CO₂레이저, YAG 레이저, Diode 레이저가 많이 쓰이고 있다. 레이저에 의해 레이저 빔의 초점 사이즈만큼 표면이 파이면서, 이 음영으로 인해 표식으로 보여지는 원리이다. 레이저의 안정성과 빔의 이동을 정확하게 제어함으로써, 마킹의 질을 제어할 수 있다. 대략 25~150μm 정도 넓이의 라인은 15~25μm의 통과 깊이를 갖는다. 여기에 패키지에 대한 잠재적인 데미지를 고려하면, 마킹되는 깊이가 얕아지는 경우가 있다. 각인된 표식은 패키지 몰드 컴파운드의 재질이나 빔의 특성에 따라 흰색이나 엷은 노란색을 띠는데, 이는 패키지의 표면 색깔에 대비되어 잘 보여질 수 있도록 해준다.

레이저 마킹의 일반적인 특성을 살펴보면 다음과 같다. 먼저, 비접촉 가공이기 때문에 가공물에 변형이나 손상을 주지 않은 상태로 가공할 수 있으며, 가공 속도가 빠르다. 특히 Nd-YAG 레이저를 사용하면 물체의 원격 가공도 가능하다. 표면의 일부분을 증발시켜 제거하는 가공이므로 잉크 마킹처럼 지워지지 않아 영구 마킹이 가능하다. 일반적으로 가공물의 세척, 건조 등의 전・후 처리가 필요하지 않으나 피 가공물의 표면 상태에 따라 특별 전처리가 필요할 수도 있다. 레이저 빔을 좁은 지점(Spot)에 집광하여 높은 출력 밀도를 얻을 수 있으므로, 마이크로 가공이 가능하고 고정밀, 고품질의 패키지 마킹을 할 수 있으며 생산성도 향상된다.

8 리드 코팅(Lead coating)과 포밍(Forming)

앞의 반도체 재료에서 설명하였듯이, 리드 코팅 공정은 만들어진 반도체의 리드를 부식으로부터 보호하고 전기 전도성을 좋게 하기 위해 금속 물질로 코팅하는 공정이다. 이 공정이 끝나면 리드 프레임을 사용 용도에 맞게 포밍(Forming)하여 IC를 완성시키게 된다. 공정의 목적은 리드의 오염 방지, 마찰에 의한 손상 방지, 접착력 강화 등에 있으며, 반도체 산업에서의 리드 코팅 공정은 크게 두 가지로 나눌 수 있다. 주석(Sn)과 같은 순수 금속을 쓰는 것과 주석 및 납(Pb)과 같은 합금을 쓰는 방법인 Plating 공정, 그리고 솔더와 같은 물질로 표면을 도포하여 금속 접합을 하는 공정인 코팅(Coating) 공정이 바로 그것이다. 이 중 솔더 코팅 공정에서 중요한 변수는 표면 장력, 즉 솔더에 의해 코팅될 표면이 코팅 물질을 흘러내리지 않도록 붙잡고 있어야 한다는 것이고, 코팅 공정 중 표면에 솔더가 퍼지는 정도에 따라 솔더층이 생성된다는 것이다. 다음 Tin(주석) plating은 전도 물질이나 전해질 용액에 Plating하고자 하는 물질을 넣고 전류를 가함으로써 코팅이 이루어진다. 이때 전기 도금(Electroplating) 시스템은 다음과 같이 구성된다.

코팅이 이루어지는 음극(Cathode) 측에서는 이온들이 소모되는 환원 반응이 일어난다. 이와 반대로 소스 역할을 하는 양극(Anode) 측에서는 산화 반응이 일어나며 다음과 같은 식으로 표현된다.

\text{환원 반응: } \mathrm{Sn^{2+} + 2e^- \rightarrow Sn^0}

\text{산화 반응: } \mathrm{Sn^0 \rightarrow Sn^{2+} + 2e^-}

리드의 코팅 공정이 끝나면, 코팅된 리드 프레임을 포밍하는 작업이 이루어진다. 포밍 공정이란 리드 프레임을 실제 사용할 수 있도록 굽혀주는 공정을 말하며, 리드 프레임 기반 패키지의 외형 규격을 만드는 최종 공정으로서, 패키지 밖으로 나온 외부 리드의 형태를 JEDEC 규격에 맞춰 굽혀주는 공정을 말한다.

9 3D 반도체 패키지 기술

반도체 미세화 공정은 물리적인 한계를 극복하면서 극자외선(EUV) 노광장치를 이용하여 3nm 회로 구현까지 성공적으로 완료하였으나, 기존에 사용하던 CPU, GPU, 메모리 등 패키지의 경우 와이어 본딩 기술 대비 신호 전달 경로가 매우 짧아 전기적 특성이 우수한 플립 칩 범퍼(Flip chip bump) 기술을 적용시켜 왔다.

칩과 기판 간의 전기적인 연결은 모든 플립 칩 패키지 혹은 웨이퍼 레벨 패키지(Wafer Level Package, WLP) 구조에서 가장 필요한 부분이다. 웨이퍼 레벨 패키지는 웨이퍼 다이싱(Dicing) 공정 후 각각의 개별적인 칩을 패키지하는 전통적인 방법 대신 웨이퍼 단계에서 패키지 공정까지 진행한 후 다이싱을 통한 개별적인 패키지화가 진행되는 공정을 말한다. 이러한 경우 실질적으로 최종 패키지의 크기를 다이의 크기와 동일하게 구현할 수 있어 본질적인 Chip Scale Package(CSP)를 구현할 수 있다. 이러한 범프 연결을 만드는 데에는 무연 솔더가 주로 사용되며, 칩 접착성이 뛰어나고 저항이 최소화되어야 높은 어셈블리 수율로 이어진다. 얇은 막 형태의 금속배선, 도금 또는 볼 본딩(Ball loading) 기술로 솔더 범프 및 구리 기둥이 형성되는데, 점점 입출력 핀이 증가하면서 범프가 공간을 많이 차지하게 되고 이로 인해 불량이 많이 발생하고 있다.

이처럼 주요 반도체 업체들은 성능과 전력소비, 효율을 높이기 위해 2.5D 및 3D 패키지를 개발함으로써, 획기적으로 성능을 높이고 있으며, 기술적 한계에 다다른 미세화 공정을 대신할 첨단 패키지 산업에 활발한 투자를 지속하고 있다. 삼성전자의 경우 고 대역폭 메모리(HBM)를 6개 이상 탑재 가능한 2.5D 패키징 기술인 ‘H-Cube’ 등 R&D 강화에 주력하고 있다.

스마트폰과 같은 휴대용 제품은 물론, 서버용 반도체가 급격히 늘어나면서 패키지의 소형화 및 더 많은 기능을 집적화하려는 경향을 보이고 있으므로 성능 향상과 가격 하락으로 경쟁력을 확보해야 한다. 패키지 기술은 하나의 집적 회로에 전체 시스템을 설계하여 임베디드 시스템에 주로 사용하는 단일 칩 시스템(System on Chip, SoC)에서, 이와 대조되는 기술인 시스템 인 패키지(System in Package, SiP)¹³ 또는 멀티 칩 패키지(Multi Chip Package, MCP)¹⁴의 형태로 점차 변화해 왔다. 이러한 패키지에는 로직 칩뿐만 아니라 메모리, 아날로그, RF, 그리고 MEMS 부품까지도 집적화하게 되었다.

시스템 인 패키지(SiP)¹³: 단일 패키지에 2개 이상의 IC를 하나의 모듈 형태로 제공하는 기술

멀티 칩 패키지(MCP)¹⁴: 반도체 부품의 두께를 줄이기 위해 여러 개의 칩을 적층한 후 패키지하는 기술

이와 같은 첨단 패키지 기술은 내장 부품의 수율과 시스템 전체에 대한 높은 이해도가 요구되는 기술집약적 산업으로, 신속한 시장 수요 파악 및 경제적 대응 역량이 필요하다. 최근 더 많은 부품이 하나의 패키지로 구현됨에 따라 시스템적인 성격을 나타내기 시작했으며, 패키지 기판(모듈기판)의 성장률이 전통적인 기판보다 높아지는 추세를 보이고 있다.

따라서 파운드리와 OSAT 기업을 중심으로 기존 플립 칩(Flip chip) 등과 같은 패키지 기술을 비롯하여 2.5D/3D 적층을 위해 칩에 미세한 구멍(Via)을 뚫어 상단 칩과 하단 칩을 전극으로 연결하는 패키지 기술인 TSV(Through Silicon Via, 실리콘 관통 전극) 기술, 기존 팬 인 웨이퍼 레벨 패키지(Fan-In Wafer Level Package, Fan-In WLP, FIWLP)보다 더 작고 성능이 고도화된 패키지 기술인 팬 아웃 웨이퍼 레벨 패키지(Fan-Out WLP, FOWLP) 기술 등 첨단 패키지 기술에 대한 비중이 증가하고 있다. 이처럼 단순히 반도체의 보호 및 연결 기능에 그쳤던 기존의 반도체 패키지의 역할은 시스템 레벨 집적화(System-level integration)의 방향으로 진화 중이며 궁극적으로 2.5D/3D 적층 방식으로 발전 중이다.

(1) 팬 아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP)

[그림 2-45]에서 보듯이 Fan-In WLP에서는 실리콘 칩과 기판과의 열팽창 계수(The Coefficient of Thermal Expansion, CTE) 차이 때문에 열사이클, 열충격과 같은 환경하에서 신뢰성 문제가 발생할 수 있다. 이때 열 스트레스를 유발하는 스트레인은 칩의 크기에 따라 영향을 받는 정도가 달라진다. 칩의 크기가 커질수록 최외각 접합부에서 받는 스트레스는 증가하게 되며, 이를 개선하기 위해 FOWLP와 같은 기술들이 사용되고 있다.

FOWLP가 주목받는 것은 Foundry 업체가 패키지까지 담당하는 변화 흐름에서 그 이유를 찾을 수 있다. 이처럼 패키지 시장에 대한 새로운 접근이 필요한데, 첫 번째 동향은 EUV 등 최신 고가 공정 설비를 사용함으로써 반도체의 제조 원가가 급격히 상승하고 있고, FAB 공정의 원가를 낮추는 데는 한계에 도달하고 있기 때문에 패키지 공정에서 원가를 낮춰야 하는 필요성이 커지고 있다는 것이다. 두 번째 추세는 반도체의 고 성능화로 인해 입출력(I/O) 단자 수가 급격하게 증가하는 것에 있다. 일반적인 WLP(Wafer Level Package)는 패키지 I/O(Input/Output) 단자를 모두 칩 안쪽에 배치시켜야 하므로 칩 크기가 작아지면 볼 크기와 피치를 줄여야 하여 표준화된 볼 레이아웃을 사용할 수 없다. 때문에 칩의 바깥쪽에 I/O 단자를 배치하는 형태인 FOWLP가 적용되고 있는 것이다.

(2) TSV 칩 스택(Chip Stack)

TSV(Through Silicon Via, 실리콘 관통 전극) 기술이란 레이저 천공이나 화학적 식각을 이용하여 웨이퍼에 구멍을 뚫은 후 도금 방식을 이용하여 구멍을 메움으로써 전기적으로 연결하는 기술이다. 이를 통해서 와이어 본딩(Wire bonding) 없이 다수의 실리콘 다이(Silicon die)를 3차원적으로 배선 연결하는 것이 가능해진다. 이는 와이어 본딩을 사용하는 3D IC(3-Dimensional Integrated Circuit) 기술과 근본적으로 다른 특징이며, 이를 통해 배선의 신호 무결성(Signal Integrity, SI) 특성을 향상시킬 수 있고, 배선 연결 공간의 활용도를 높일 수 있다. 즉, 연결 라인의 수를 TSV를 통해서 수천 개 이상으로 증가시킴으로써 데이터 대역폭을 크게 향상시켜 HBM(High Bandwidth Memory)와 같은 고 대역폭 메모리에 적용할 수 있으며, 수직 배선 연결을 통해 라인의 길이를 감소시킴으로써 빠른 데이터 이동이 가능하다. 또 연결단자의 로드와 신호전달을 위해 필요한 전력소모를 감소시켜 성능을 향상시킴은 물론, 패키지의 두께를 감소시킨다는 장점이 있다.

(3) 2.5D/3D 패키지

메인 칩 자체가 더 진보된 프로세스 노드로 발전하는 것 외에도, 광 대역폭 메모리(HBM) 또는 더 높은 전송 속도 또는 다른 특정 기능을 갖는 이종(異種) 칩(Heterogeneous chip)을 통합하여 전체 성능을 끌어올리도록 할 수 있다. 이를 위해, 궁극의 이종 칩 통합 패키지 기술이 필수적인 역할을 할 것이다.오늘날 2.5D 패키지는 3D 통합을 하기 이전에 DRAM의 스택 메모리 등에 사용한 것과 같이 다양한 IC의 고속 통합을 가능케 하는 첨단 IC 패키지 기술이다.

3D 시스템 레벨 패키지 발전의 근본적인 요구사항은 제품 크기의 확대 없이 제품의 기능성과 성능을 향상시키는 것이다. 산업계 분석가들은 ‘모바일 전자기기 시장은 계속해서 큰 성장을 보일 것이고, 통신시장의 요구 또한 확대되고 있다’고 전망했다. 스마트폰과 태블릿 제품군 개발자는 멀티-코어 프로세서를 이미 채택하였고, 더 빠른 메모리와 CPU 간의 대역폭을 사용하고 있다. 반도체 제조업체들은 크게 확장되고, 빨라진 프로세스 능력을 가진 반도체를 지속적으로 개발하고 있다. 이러한 새로운 세대의 멀티-코어 프로세서는 이전 제품보다 더 높은 I/O를 가지고 있고, I/O 비율당 다이 소자 아웃라인은 매우 작아졌다. 다이 소자가 균일한 어레이 접촉 패턴을 제공할 수 있음에도 불구하고, 어레이의 접촉 피치를 종래의 유기 기반 인터포저에 실장하기에는 너무 좁다. 이를 대신해 새로운 세대의 고 밀집도, 파인 피치 다이 소자를 상호연결하기 위한 현재 솔루션은 실리콘-기반 인터포저이다.

실리콘 인터포저 회로 라우팅은 다이 소자 간 매우 근접한 연결을 가능하게 하여 인터페이스 요구사항을 최소화하고, 인터포저와 유기 기반 패키지 서브스트레이트 간의 접촉 피치를 넓혀준다. 개별 다이 소자에 위치한 접촉 피쳐들은 30~50μm만큼 작은 피치를 가질 수도 있지만 실리콘(Si) 인터포저 바닥면의 접촉부는 더 넓어진 150~200μm 피치로 Fan-out된다.

이러한 3D 패키지의 도전 과제는 다음과 같이 정리할 수 있다.

① 수율 향상

② 방열 처리

③ 설계의 복잡화 (새로운 CAD Tool 필요)

④ 테스트 방법

⑤ 국제 표준의 부족