DRAM의 리프레쉬(Refresh) 특성과 해결방안에 대해서 설명해보세요.

DRAM은 저장된 데이터 보존을 위한 리프레쉬(Refresh) 작업이 필요하다. 이런 특성으로 여타 메모리 소자에 비해 더 많은 전력을 소모하기 때문에 전하 보유능력의 향상을 위해 3차원 구조의 커패시터 적층방식에 대한 연구가 활발히 이루어지고 있다. 그러나 단순히 커패시터의 용량 및 전하 보유능력을 증가시키기 위해 적층구조의 높이를 높이면 구조물의 불안정성이 증가하게 된다. 이를 해결하기 위해 제안된 방안 중 하나로 질화물을 그물눈 구조로 높이 쌓아올려 기계적 불안정성을 개선하는 MESH(Mechanically Enhanced Storage node Height) 구조가 있다.

적층구조 개발과 더불어 물질에 대한 연구도 함께 이루어지고 있는 데, Ta2O5를 고유전물질로 사용하고 Ru를 전극으로 활용하는 MIM(Metal-Insulator-Metal) 구조는 30~40nm의 기술노드에 적합할 것으로 예상되며, 유전율이 50~100인 SrTiO3 혹은 BST 고유전체와 Ru, Ir, Pt, SrRuO3 등을 전극으로 활용한다면 20~30nm 기술노드 구현도 가능할 것으로 예상된다.

한편, DDR 메모리 시장은 전체 반도체 시장에서 가장 큰 비중을 차지하는 분야 중 하나이나 미세화 공정에서는 다소 처지는 면이 있다. 프로세서와 기타 SoC, 그리고 NAND 플래시 메모리 제품을 생산하는 로직 파운드리 기업들은 10nm 이하 공정 노드까지 앞서 가고 있는데 반해, 커패시터 기반 DRAM 기술은 그보다 크게는 2세대 정도까지 뒤쳐진 상태다.

그 이유는 커패시터 스토리지 때문인데, DRAM이 동작하는 동안 전하를 유지할 수 있을 만큼 충분한 정전용량을 지원하면서, 동시에 커패시터의 크기를 줄일 수는 없기 때문이다. 게다가 셀 트랜지스터의 규모가 작아지면 누설전류가 증가하는데, 이는 다시 메모리 콘텐츠를 유지하고 읽는데 더 큰 정전용량 값을 필요로 한다.

[DDR5의 리프레시 개선 및 차세대 해결 방향]

이와 같은 문제를 해결하기 위한 방향으로, DDR5 표준에서는 동일 리프레시 사이클에서 더 많은 행(Row)을 처리하는 'Same Bank Refresh' 기능이 도입되었으며, 개선된 온다이 ECC를 통해 리프레시 오류를 셀 수준에서 보정하는 메커니즘이 추가되었다. 또한 셀 트랜지스터를 기판 내부에 매립하는 BCAT(Buried Channel Array Transistor) 구조가 삼성전자의 18nm 이하 DRAM에 적용되어 GIDL(Gate Induced Drain Leakage) 전류를 줄임으로써 리프레시 특성을 개선하고 있다. 캐패시터를 완전히 배제하는 새로운 구조(사이리스터 기반 등)에 대한 연구도 지속적으로 진행 중이나, 아직 양산 적용 단계에 이르지는 못한 상태이다.