[HCS Korea] RTL Design Engineer

[담당업무]

디지털 논리회로 설계 및 기본 검증

IP의 설계사양 및 기본 아키텍쳐 개발

각 디자인 단계별 업무 : Lint, CDC, Synthesis, EQ, ECO(functional and Timing)

STA 수행 및 결과 분석

Physical Implementation 지원

[자격요건]

유관업무 경력 2년 이상

IC 설계 Flow 및 설계방법론에 대한 이해

Verilog/SystemVerilog를 활용한 RTL 논리회로 설계 지식

설계사양을 결정하고 이를 회로로 구현할 수 있는 능력

프로그래밍 스킬: C/C++, Perl/Shell script 능력

[우대사항]

ARM CPU와 AMBA bus에 대한 이해

저전력 설계 방법론(UPF)에 대한 이해

검증 방법론(UVM)에 대한 이해

외국어 우수자(영어)

근무지: 분당 야탑역

근무형태: 정규직

주 52시간제 운영으로 자율출퇴근