낸드 플래시

기출문제 풀이

기출문제 ❶

낸드 플래시의 기본 원리와 특성에 대해 설명하시오.

STEP1 접근 전략

• 설명형 문제로 난이도는 중 수준이며 빈출 문제이다.

• 낸드 플래시 단위 셀의 구조, 동작 원리, 특성, 용도 순으로 설명한다.

• 동작 원리는 기장 기본적인 구조인 부유 게이트(FG)의 쓰기, 소거, 읽기 순으로 설명한다.

STEP2 답안 구조화 TIP

Q 낸드 플래시 원리 & 특성?

• 단위 셀 구조: 1T Cell(nMOS + FG) → TOX, FG, IPD, CG

• 동작 원리(전자의 이동)

  • 쓰기(PGM) 동작: CG ↑ → 기판 → TOX → FG → 저장('0')

  • 소거(ERS) 동작: 기판 ↑ → FG → TOX → 기판 → 소거('1')

  • 읽기 동작:

    • FG 전자 ○ → V_{Th} ↑ → 전류 X

    • FG 전자 X → V_{Th} ↓ → 전류 ○

• 특성 및 용도

  • 고용량, 저성능, 기록 횟수 제한, 저비용

  • 대용량 스토리지(Storage)용 메모리(USB, SSD 등)

STEP3 모범답안

낸드 플래시는 전기적으로 재기록이 가능한 비휘발성 반도체 저장 장치입니다. 낸드 플래시 단위 셀 구조는 기본적인 nMOS에 n^+ 도핑된 다결정 실리콘 재질의 부유 게이트(Floating Gate, FG)가 추가된 하나의 트랜지스터로 구성되며, 이러한 셀이 직렬로 연결되어 낸드 게이트 로직 회로와 그 구성이 유사하기에 낸드 플래시라 명명되었습니다. 낸드 플래시는 바로 이 FG에 전자를 저장함으로써 데이터가 저장되는 원리입니다. 즉, FG에 전자가 있으면 '0'(프로그램 상태, Programed), 전자가 없으면 '1'(소거 상태, Erased)로 인식합니다. FG는 위로는 층간 절연막(Inter-Poly Dielectric, IPD)이 있고, 아래로는 터널 산화막(Tunnel Oxide, TOX), 측면에는 측벽 절연막(Sidewall oxide) 등 주위가 모두 절연막으로 둘러싸여 있어 저장된 전자는 전원이 공급되지 않아도 외부로 빠져나가지 못하기 때문에 비휘발성 특성을 갖습니다.

낸드 플래시의 쓰기 동작은 프로그램(Program) 동작이라고도 하는데 프로그램 동작은 FG와 층간 절연막 상부의 컨트롤 게이트(Control Gate, CG)에 강한 양전압(~20V)을 인가하면 p형 기판(p-well)의 전자가 이 양전압에 의해 충분한 에너지를 얻어 FG 하단의 TOX를 통과해 FG 안에 저장되게 되는 원리입니다.

다음은 소거(Erase) 동작입니다. 낸드 플래시에 데이터를 저장하기 위해서는 FG 내의 전자를 제거해 주어야 합니다. 데이터를 써야 할 셀의 FG에 전자가 채워져 있으면 제대로 데이터를 기록할 수 없기 때문입니다. 블록(Block) 단위로 행해지는 소거 동작은 프로그램 동작과 반대입니다. 기판에 강력한 전압(~20V)을 인가하면, FG 내의 전자들이 TOX를 통과해 기판으로 빠져나오게 됩니다.

다음은 읽기(Read) 동작의 원리입니다. FG 내 전자 유무에 따라 셀의 문턱 전압(V_{Th})이 변경됩니다. 즉, FG에 전자가 있으면 문턱 전압(V_{Th})이 증가하고, 전자가 없으면 문턱 전압(V_{Th})이 감소하게 되어 CG에 적정 전압을 인가했을 때 셀 트랜지스터를 통해 전류가 흐르거나 흐르지 않게 되고, 이를 통해 '1'과 '0' 여부가 판별됩니다. 또한 FG 내에 저장되는 전자의 개수를 정밀하게 제어하여 하나의 셀에 여러 비트(Bit)를 저장할 수 있는 MLC(Multi Level Cell), TLC(Triple Level Cell) 등의 다치 비트(Bit) 구조를 통해 고용량 메모리를 구현할 수도 있습니다. 낸드 플래시는 임의 접근(Random access)이 불가하고 블록을 지우기 전에는 새로 쓸 수 없으며, 기록 횟수에 제한이 있고 동작 속도도 DRAM 대비 느리다는 등의 단점은 있지만, 고용량, 저비용의 장점으로 USB 메모리, SSD 등의 대용량 스토리지(Storage)용 메모리로 사용됩니다.

기출문제 풀이

기출문제 ❷

CTF(Charged Trap Flash) Cell과 FG Cell을 비교하시오.

STEP1 접근 전략

• 비교형 문제로 난이도는 중상 수준이며 출제 빈도가 높다.

• CTF Cell과 FG Cell의 차이와 FG Cell에서 CTF Cell로 변화된 이유를 설명한다.

• CTF의 동작 원리와 3D 낸드/V-NAND*에 적용 중임을 설명한다.

* 삼성전자에서는 ‘V-NAND’를, SK하이닉스에서는 ‘3D 낸드’라는 표현을 사용하니, 헷갈리지 않도록 주의한다.

STEP2 답안 구조화

TIP Q CTF?

• 단위 셀 구조: FG Cell의 FG → CTN

• 동작 원리: 전자 → CTN에 저장, PGM/ERS 동작 → FG 셀과 동일(ERS 시 정공 주입)

• 특성 및 용도: 공정 단순, PGM V_{Th} 및 산포↓, 신뢰성↑

• 3D 낸드/V-NAND 적용

STEP3 모범답안

부유 게이트 셀(FG Cell)과 전하 포획 셀(CTF Cell)은 구조적으로 전하가 저장되는 물질에 차이가 있습니다. 전도체인 n형으로 도핑된 다결정 실리콘(N-Doped poly-silicon)을 사용하는 FG Cell과는 달리, CTF Cell은 실리콘 질화막(Si_3N_4)을 전하 포획 질화막(Charge Trap Nitride, CTN)으로 사용합니다. 이 때문에 CTF Cell은 FG 패터닝 공정이 없어 공정이 단순하다는 장점을 갖습니다. 또한 CTF Cell에서는 IPD를 BOX(Blocking oxide)라고 합니다. FG Cell은 전도체인 다결정 실리콘에 자유 전자 형태로 전하가 저장되어 미세화 시 정전 용량 결합(Capacitive coupling)을 통한 FG 간 간섭 효과(Interference)에 의해 데이터의 오류가 발생하는 문제가 있는 반면, CTF Cell은 CTN 내 포획 사이트(Trap site)에 움직이기 어려운 형태로 저장되어 미세화 시에도 간섭에 의한 프로그램 문턱 전압(V_{Th}) 산포를 감소시킬 수 있다는 장점이 있습니다.

또한 CTF Cell은 상대적으로 TOX 두께를 얇게 할 수 있으므로 프로그램 문턱 전압을 높일 수 있어 동일 개수의 전자를 저장하기 위해 FG Cell 대비 프로그램 전압을 낮출 수 있습니다. 또한, TOX 두께의 감소에 따라 TOX 내 포획되는 전자의 수도 감소하여 빈번히 반복되는 프로그램과 소거 과정에서 발생하는 TOX 열화에 의한 프로그램 및 소거 반복 내성(Endurance)도 개선할 수 있습니다. 기본적인 동작은 전자가 저장되는 위치만 다를 뿐 FG Cell과 동일합니다. 다만, CTF Cell에서는 소거 시 전자를 빼내기 어려우므로, 반대로 기판에서 CTN으로 정공을 주입하여 전자와 정공의 재결합을 통해 소거를 해 준다는 점이 FG Cell과의 차이점입니다. CTF Cell은 이러한 장점과 FG Cell 대비 단순한 구조 때문에 미세화에 유리하며, 현재 낸드 플래시의 주력인 3D 낸드/V-NAND 구조에 전면 적용 중에 있습니다.

기출문제 풀이

기출문제 ❸

SLC, MLC, TLC 낸드 플래시의 데이터 저장 방식에 대해 설명하시오.

STEP1 접근 전략

• 설명형 문제로 난이도는 중상 수준이다.

• 낸드 플래시 셀의 데이터 저장 방식(SLC, MLC, TLC)의 정의에 대해 설명한다.

• 데이터 저장 방식의 구체적인 구현 방법에 대해 설명한다.

• 데이터 저장 방식에 따른 장단점을 비교함으로써 마무리한다.

STEP2 답안 구조화 TIP

Q SLC, MLC, TLC?

• SLC, MLC, TLC → 데이터 저장 방식의 차이

• SLC → 1Bit/Cell, MLC → 2Bit/Cell, TLC → 3Bit/Cell

• 구현 방식

- SLC → 전자 유무

- MLC, TLC → 전자 개수 정밀 제어 → V_{Th} 분포 제어 필요

• SLC → TLC: 용량↑, 가격↓, 성능(속도, 신뢰성)↓

STEP3 모범답안

낸드 플래시는 데이터의 최소 단위인 비트(Bit)를 기준으로, 한 개의 셀에 몇 비트를 저장할 수 있는지에 따라 몇 가지 방식으로 분류할 수 있습니다. '0' 또는 '1'의 2가지 상태로 구분하여 한 개의 셀에 1비트를 저장하는 방식을 SLC(Single Level Cell)라 하고, '00', '01', '10', '11'의 4개의 상태로 나누어 셀당 2비트 데이터를 저장하는 방식을 MLC(Multi Level Cell)라 합니다. 또 한 개의 셀에 '000'부터 '111'까지 8개의 상태로 구분하여 3비트 데이터를 저장하는 방식을 TLC(Triple Level Cell)라고 하는데, 이들 모두 현재 상용화 중에 있습니다. 최근에는 1개의 셀에 4비트 데이터를 저장하여 총 16개의 상태를 판별할 수 있는 QLC(Quadruple Level Cell) 제품도 속속 출시되고 있습니다.

각 방식별 구체적인 구현 방법은 다음과 같습니다. SLC는 낸드 플래시 셀의 전하 저장층(FG 또는 CTN) 내 전자의 존재 여부만을 기준으로 '1'과 '0'을 구분하고, MLC와 TLC는 저장층 내의 전자 개수를 정밀히 제어하여 하나의 셀에서 여러 가지 문턱 전압의 분포를 보이도록 한 후, 각 문턱 전압 분포별로 해당되는 데이터값을 정해 여러 비트를 저장하게 하는 방식으로 구현됩니다. SLC에서 TLC 쪽으로 갈수록 저장 용량은 커지고 가격은 내려가지만, 성능(동작 속도 및 신뢰성)이 저하되는 특징이 있습니다.

기출문제 풀이

기출문제 ❹

3D 낸드/V-NAND* 플래시 셀에 대해 설명하시오.

* 삼성전자에서는 ‘V-NAND’를, SK하이닉스에서는 ‘3D 낸드’라는 표현을 사용하니, 헷갈리지 않도록 주의한다

STEP1 접근 전략

• 설명형 문제로 난이도는 중상 수준이며 출제 빈도가 높다.

• FG Cell 방식의 한계점에 대해 설명하고, 이를 극복하는 수단으로 3D 낸드/V-NAND가 출현했음을 설명한다.

• 3D 낸드/V-NAND 플래시 셀의 구조 및 장단점에 대해 설명한다.

STEP2 답안 구조화 TIP

Q 3D 낸드/V-NAND 플래시?

• 미세화 → 포토 공정 한계, 전자 수↓, 간섭 현상↑ → 2D FG Cell 한계

• 3D 낸드/V-NAND → 2D CTF 수직 적층 원통형 → 채널/TOX/CTN/BOX/CG → GAA 구조

• 2D의 패턴 간격 → 적층 두께 조절

• 저장 용량↑ → 적층 수↑ → 고종횡비 패터닝 난이도↑

STEP3 모범답안

미세화에 따른 기존 2차원 평면 구조의 낸드 플래시의 한계는 ① 미세 패턴 형성을 위한 포토 공정의 한계, ② FG 내의 전자 개수 감소, ③ Cell 간 간섭 현상 극복의 3가지로 축약할 수 있습니다. 3D 낸드/V-NAND 플래시는 2차원의 CTF Cell을 수직으로 세워 적층한 원통형 구조로서, 중심부에 다결정 실리콘 채널을 형성하고 TOX, CTN, BOX, CG가 순차적으로 채 널의 외벽을 감싸는 GAA(Gate All Around) 구조입니다. 이러한 구조로 인해 층수를 증가시킴으로써 메모리 셀의 집적도를 향상시킬 수 있고, 층 간 두께 조절이 곧바로 2차원에서의 패턴 (CG) 간 간격이 되므로 각 층의 박막 두께를 조절함으로써 포토 공정의 부담을 경감시킬 수 있게 된 것입니다. 대신 수직으로 다층의 박막을 쌓고 그렇게 형성된 고종횡비의 구조물을 깎아내어 다시 채워야 하는 고난이도의 증착 공정 및 식각 공정이 행해져야 한다는 공정 상 어려움 이 있습니다.

기출문제 풀이

기출문제 ❺

3D 낸드/V-NAND* 플래시 셀의 제작 공정 방법에 대해 설명하시오.

* 삼성전자에서는 ‘V-NAND’를, SK하이닉스에서는 ‘3D 낸드’라는 표현을 사용하니, 헷갈리지 않도록 주의한다

STEP1 접근 전략

• 설명형 문제로 난이도는 중상 수준이다.

• 공정 방법 및 순서는 업체별로 차이가 있음을 설명한다.

• 가장 일반적이고 기본적인 CTF, I자형 게이트 라스트 구조 기반으로 공정 순서를 단계별로 설명하되, 단계별 단면 구조는 시간 상 생략하거나 설명에 꼭 필요한 부분만 설명한다.

STEP2 답안 구조화 TIP

Q 3D 낸드/V-NAND 플래시 셀 제작 공정?

• 공정 Step(CTF, I자형 Gate-Last 구조)

SiO_2/SiN 적층 → 채널 홀 형성 → ONO

→ 채널 Poly-Si → SiO_2 매립 → WL 분리 Slit open

→ SiN 제거 → BOX/CG 증착 → CG 격리

STEP3 모범답안

업체에 따라 차이가 있지만, 일반적인 CTF Cell 기반의 I자형 게이트(CG) 라스트 구조를 기준으로 3D 낸드/V-NAND 플래시 셀 제작 공정을 설명하면 다음과 같습니다. a) 실리콘 기판에 산화막(SiO_2)과 질화막(SiN)을 CVD 공정을 이용해 교대로 증착합니다. b) 채널이 만 들어질 구멍(Hole)을 포토 및 식각 공정을 통해 형성합니다. c) SiN 제거 시 차단 역할을 하는 SiO_2를 증착하고, d) CTN(SiN)과 TOX(SiO_2)를 순차적으로 증착한 후 e) 수직 채널 형성을 위 한 n^+ 도핑된 다결정 실리콘을 증착하고, f) 산화막을 콘택 홀 내부 빈 공간에 매립하여 마카로니(Macaroni) 구조를 형성합니다. g) 포토 및 식각 공정을 이용하여 워드라인(WL) 분리 영역에 슬릿(Slit)을 열고, h) 형성된 슬릿을 통해 고선택비의 고온 인산(H_3PO_4) 용액으로 SiN을 제거 합니다. i) BOX(High-k)와 CG(W)층을 연속 증착하고, j) 슬릿 영역 내 CG를 제거, WL을 분리하여 산화막 분리층 사이에만 CG가 남게 하면서 공정이 마무리됩니다.

기출문제 풀이

기출문제 ❻

3D 낸드/V-NAND* 공정의 주요 문제점과 대응책을 제시하시오.

* 삼성전자에서는 ‘V-NAND’를, SK하이닉스에서는 ‘3D 낸드’라는 표현을 사용하니, 헷갈리지 않도록 주의한다.

STEP1 접근 전략

• 솔루션형 문제로 난이도는 중상 수준이다.

• 3D 낸드/V-NAND 공정은 증착과 식각 공정이며 주요 문제점은 3D 낸드/V-NAND의 적층 구조에 기인한 문제임을 설명한다.

• 증착과 식각 공정 각각에서 고난이도 공정이 무엇인지 구체적 공정 단계와 함께 제시한다.

• 각 Step별 문제에 대한 해결책을 제시한다.

STEP2 답안 구조화 TIP

Q 3D 낸드/V-NAND 주요 문제점과 대응책?

• 3D 낸드/V-NAND → 적층 구조 → HAR → 박막 증착 및 식각 공정 이슈

• 박막 증착

- SiO_2/SiN 반복 증착 공정 → 균일도↑, 응력↓, 속도↑ → 적정 공정 조건 및 저응력 박막

- HAR 구조 증착 → S/C↑, 두께 균일도↑ → ALD

• 식각 → HAR 구조 식각

- 패턴 왜곡 → 고선택비 HM, 고밀도 플라즈마, 고이온 에너지, 식각 기술

STEP3 모범답안

3D 낸드/V-NAND 플래시에 있어 문제가 되는 공정은 크게 증착과 식각 공정입니다. 먼저 증착 공정은 수직 방향으로 낸드 플래시 셀을 배열하는 첫 과정에서 SiO_2/SiN 박막을 교대로 반복 증착하여 적층 구조를 형성하는 공정과 채널 홀 및 WL 매립 구조와 같은 고수직, 고수평 종횡비 구조에 우수한 피복 능력으로 얇고 균일한 막을 증착해야 하는 두 공정이 대표적인 고난이도 공정입니다. 먼저 SiO_2/SiN 박막 증착 공정의 이슈는 높은 균일성과 생산성, 응력의 제거 등입니다. 높은 균일성을 위해서는 챔버 간 특성 차이 저감, 정확한 가스 유량 및 온도 제어가 요구되며 응력 문제는 저응력 박막의 개발과 웨이퍼 뒷면 증착 제어 등의 기술이 필요합니다. 생산성 향상은 증착 속도의 개선 및 챔버 수를 늘리는 방법이 있습니다. 한편, 고종횡비(HAR) 구조에 얇고 균일한 막을 증착하는 공정에는 우수한 피복 특성의 원자층 증착 공정(ALD)을 적용하고 있습니다. 식각 공정에는 다양한 문제가 있지만, 적층 단수 증가로 인한 메모리 셀의 채널 홀, 금속 배선용 콘택 홀, 그리고 WL 분리용 슬릿 형성 등의 HAR 구조의 식각이 가장 큰 문제이며, 식각 중 HAR 구조의 하단에 도달하는 이온 및 라디칼의 양이 줄면서 깊어질수록 식각 속도가 달라져 식각이 중단되거나 중간에 모양이 변형되는 Bowing, 수직 형태의 식각이 아닌 꼬이는 Twist, 상하부 간의 CD 차이 등의 패턴 왜곡 불량 문제가 있습니다. 이에 대한 대책으로 고선택비의 하드 마스크 기술과 고밀도 플라즈마에 의한 고이온 에너지, 식각 기술이 필요합니다. 또한 채널 홀과 같은 홀의 밀도가 높은 경우 높은 균일성이 요구되는데, 채널 홀 모양이 조금만 왜곡되더라도 응력으로 인해 후속 공정에서 채널 홀 사이의 적층 박막이 쓰러지는 문제가 생길 수 있습니다. 이러한 패턴의 쓰러짐 불량 등의 방지를 위해서는 식각 시 균일한 온도의 제어 및 박막 증착 시 균일도 개선과 더불어 응력을 최소화하고 후속 식각 및 세정 시 가능하면 건식 세정 공정을 적용하여야 합니다.

핵심 이론 정리

1. 부유 게이트(Floating Gate) 낸드 플래시(NAND Flash)

(1) 메모리 셀 구조

FG 낸드 플래시 셀과 일반적인 nMOS의 구조적 차이점은 [그림 2-35]와 같이 nMOS에는 없는 부유 게이트(Floating Gate, FG)와 층간 절연막(Inter-Poly Dielectric, IPD)이 FG 낸드 플래시 셀에는 존재한다는 점이다. FG 낸드 플래시 단위 셀에서 각 구성 요소들의 기능은 다음과 같다.

• 제어 게이트(Control Gate, CG): 셀을 선택하는 워드라인(Word line, WL)으로 기존 n^+ 다결정 실리콘에서 W 등의 금속 게이트로 발전하였다.

• 부유 게이트(Floating Gate, FG): 데이터(전자)를 저장하는 기능을 하며 n^+ 다결정 실리콘 물질로 구성되어 있다. 전체가 유전체로 둘러싸여 셀 단위로 격리되어 있으므로, 전원이 꺼지더라도 저장된 데이터를 유지할 수 있는 비휘발성 메모리의 특성을 갖는다.

• 층간 절연막(Inter-Poly Dielectric, IPD): FG 내 전자가 제어 게이트로 이탈하는 것을 방지하는 절연막이다. 통상 ONO(산화막-질화막-산화막) 구조로 되어 있다.

• 터널 산화막(Tunnel Oxide, TOX): 셀의 쓰기(Program) 또는 소거(Erase) 동작 시에 전자가 통과(Tunneling)하는 산화막이다.

단위 셀들이 직렬로 연결되어 낸드 게이트 로직 회로와 그 구성이 유사하다고 하여 낸드 플래시라 명명하게 되었다. FG 낸드 플래시 셀은 이 FG에 전자를 저장함으로써 데이터가 저장되는 원리로, FG에 전자가 있으면 ‘0’(프로그램 상태, Programed), 전자가 없으면 ‘1’(소거 상태, Erased)로 인식한다. FG 낸드 플래시 셀은 외부에서 CG에 전압(V_G)이 인가되지만, 실제 트랜지스터 동작은 셀 내부의 부유 게이트 전위(V_{FG})의 영향을 받는다. V_{FG}는 IPD와 TOX간 정전 용량(Coupling capa-citance) 결합에 의해 결정되는데, 즉, V_G의 일정 부분만 부유 게이트(V_{FG})에 인가되는 것이다.

따라서 동일 V_G로 더 높은 V_{FG}를 가져가기 위해서는 C_r 값의 증가, 즉 층간 절연막 유전 상수 (C_{IPD}) 값을 크게 해 주어야 하고 이 때문에 통상 IPD는 ONO(Oxide-Nitride-Oxide) 구조를 사용 하면서 [그림 2-36(b)]와 같이 FG와 CG 간 중첩 면적도 확보해야 한다.

(2) 동작 원리

① 프로그램(Program) 동작

프로그램 동작은 [그림 2-37]과 같이 소스, 드레인 및 기판을 모두 접지(0V) 한 상태에서, CG에 높은 양의 전압(V_G ~ 20V)을 인가함으로써 이루어진다. 이렇게 되면 p형 기판에 있던 전자가 파울러-노드하임 터널링(Fowler-Nordheim(FN) tunneling)에 의해 TOX를 통과하여 FG로 이동하게 된다. 이 때문에 전원이 끊기더라도 FG 내에 전자(데이터)가 남게 되어 비휘발성 메모리로 동작하게 된다.

② 소거(Erase) 동작

FG 낸드 플래시 셀에 데이터를 저장하기 위해서는 FG 내의 전자를 제거해 주어야 하는데, 데이터를 써야 할 셀의 FG에 전자가 채워져 있으면 제대로 데이터를 기록할 수 없기 때문이다. 소거 동작은 [그림 2-38]과 같이 프로그램 방법과는 반대로, CG를 접지(0V)한 상태에서 p형 기판에 고전압(~20V)을 인가하여 이루어진다. 마찬가지로 FN 터널링 현상을 이용해 FG 내의 전자를 p형 기판으로 빼냄으로써, FG 내에 있는 전자를 소거시킨다. 이때 소스와 드레인은 부유 상태(Floating)로 둔다. 낸드 플래시의 '플래시(Flash)'라는 용어도 바로 이 소거 동작에서 비롯된 것이며, 메모리 셀들을 한 번의 동작으로 섬광(Flash)처럼 지울 수 있다는 데서 유래되었다. 프로그램 동작과의 차이점은, 게이트 영역만 충전시키면 되었던 프로그램 동작에 비해 소거 동작은 셀 어레이(Array) 내의 블록(Block) 단위로 이루어져 있어 상대적으로 넓은 영역의 전자를 FG로부터 방전시켜야 한다는 점이다. 또 프로그래밍 시 p형 기판에서 제공되는 많은 수의 전자를 부유 게이트에 밀어 넣을 수 있었던 것과 다르게, 넓은 영역에 걸쳐 소수의 전자를 모두 빼내야 하기 때문에 프로그래밍 속도(~μs) 대비 매우 느리다(~ms).

③ 읽기(Reading) 동작

읽기 동작은 프로그램과 소거 동작으로 인한 FG 내 전자 수의 변동에 의해 발생된 트랜지스터의 문턱 전압(V_{Th}) 차이만 감지하면 되므로, 프로그램 및 소거 동작 시와 같이 CG에 높은 전압을 인가할 필요가 없다. 따라서 프로그램과 소거로 인해 FG에 저장된 전하량의 차이를 CG와 FG 사이의 IPD에 의한 정전 용량(C_{IPD})으로 나누어 주면 문턱 전압의 차이(\Delta V_{Th} = -\Delta Q / C_{IPD})를 구할 수 있다.

즉, 문턱 전압(V_{Th})이란 반전층을 형성할 수 있는 개수만큼의 전자를 p형 기판의 표면에 유기시키기 위해 게이트에 인가하는 전압이므로, [그림 2-39(a)]와 같이 프로그램 상태에서는 이미 부유 게이트에 전자가 채워져 있어, 전자가 없을 때와 동일한 전압을 인가하면 부유 게이트 내의 전자 수를 제외한 만큼의 전자만이 채널에 유기된다. 그러므로 채널의 반전을 위해서는 더 높은 전압을 인가해야 하고, 이는 문턱 전압(V_{Th})의 증가를 의미한다. 소거 상태의 셀은 FG에 전자가 없으므로 반대의 원리로 문턱 전압(V_{Th})이 감소된다. 이에 따라 프로그램과 소거 상태의 문턱 전압의 중간 수준에 해당하는 적절한 읽기 전압을 게이트에 인가하면, 프로그램 상태의 셀은 전류 흐름이 없는 프로그램 상태('0')가 되고, 소거 상태의 셀은 문턱 전압이 감소하여 읽기 전압 인가 시 전류가 흐르는 소거 상태('1')가 된다. 이와 같은 문턱 전압의 변동은 제작 공정 상의 차이가 아닌 FG의 전위 차이만으로 발생되는 것이므로, [그림 2-39(a)] 상단의 V_G-I_D 그래프 상의 직선의 기울기에는 변화가 없고 문턱 전압(V_{Th})의 수평 이동만 보이게 된다. 프로그램 및 소거 동작 후 전체 메모리 셀의 문턱 전압 분포를 그려보면 [그림 2-39(b)]와 같은 분포를 가지게 되며 분포의 변동 폭이 작을수록 좋은 셀 특성을 보인다고 말할 수 있다.

2. 전하 포획 낸드 플래시(Charge Trap Flash, CTF) 메모리 셀

(1) 메모리 셀의 구조

[그림 2-40]과 같이 FG Cell과 CTF Cell은 구조적으로 전하가 저장되는 물질에 차이가 있다. 전도체인 n^+로 도핑된 다결정 실리콘을 사용하는 FG Cell과 달리, CTF Cell은 실리콘 질화막(Si_3N_4)을 전하 포획 질화막(Charge Trap Nitride, CTN)으로 사용한다. 또한 FG Cell에서는 CG 아래의 절연층을 IPD라고 하지만, CTF Cell에서는 블로킹 산화막(Blocking Oxide, BOX)이라고 부른다. 이때 BOX는 고유전율(High-k)의 물질을 사용한다. [그림 2-40]의 에너지 밴드 다이어그램과 같이 FG Cell은 전도체인 다결정 실리콘의 전도대역에 자유 전자 형태로 전하가 저장되는 반면, CTF Cell은 실리콘 질화막의 금지대역 내 포획 사이트(Trap site)에 포획 전자 형태로 전하가 저장된다는 특징이 있다. CTF Cell의 FG Cell 대비 구조적 장점은, ① CTF Cell에서는FG 패터닝 공정을 생략할 수 있어 공정이 상대적으로 단순하다. ② FG Cell에서는 게이트 결합 비율(Gate coupling ratio, C_{r})의 확보를 목적으로 FG와 CG 간의 중첩 면적을 증가시키기 위해 FG 다결정 실리콘을 두껍게 해야 하는 반면, CTF Cell의 CTN은 두께가 두꺼울 경우 오히려 프로그램이나 소거 동작 시에 오동작을 일으킬 수 있어 두께를 상대적으로 얇게 가져갈 수 있다. ③ FG Cell에서는 FG에 전도체 물질인 다결정 실리콘을 사용하므로 FG 간 간섭 효과(Interference)가 발생하지만, 전하 보존층으로 부도체인 CTN을 사용하는 CTF Cell은 이러한 간섭 효과가 없어 미세화 시에도 프로그램 셀의 문턱 전압(V_{Th}) 분포를 균일하게 가져갈 수 있다는 장점이 있다. ④ CTF Cell은 자유 전자 대신 쉽게 이동할 수 없는 포획 전자 형태로 전하가 저장되어 TOX를 통한 전자의 탈출이 어려우므로, TOX 두께를 상대적으로 얇게 할 수 있다. 따라서 동일 프로그램 전압에서 더 많은 수의 전자를 저장할 수 있어 프로그램 문턱 전압(V_{Th})을 높일 수가 있다. 역으로, 동일 전자 수 확보를 기준으로 했을 때 FG Cell 대비 프로그램 전압을 낮출 수 있게 되는 것이다. 이러한 ⑤ TOX 두께 감소로 인해 산화막 내 포획되는 전자 수가 감소되어, 빈번히 반복되는 프로그램과 소거 과정에서 발생하는 TOX 열화에 의한 프로그램 및 소거 반복 내성(Endurance)도 개선된다.

(2) 동작 원리 및 특징

기본적인 동작은 FG Cell과 유사하다. 먼저 프로그램 동작은, CG에 고전압을 인가하면 p형 기판에 있는 전자가 FN 터널링을 통해 TOX를 거쳐 CTN의 포획 사이트에 포획되는 방식이다. 이러한 포획 특성은 CTN 내 포획 사이트의 밀도 및 포획 에너지 수준(Level) 등과 같은 실리콘 질화막의 물성과 관련된다. 소거 동작 또한 기판에 대해 음의 높은 전압을 인가하는 것은 FG Cell과 유사하다. 하지만 CTF Cell에서는 상대적으로 FG Cell 대비 전자를 빼내기가 어려우므로, 반대로 p형 기판에서 CTN으로의 정공 주입 과정이 필요하게 된다.

3. 낸드 플래시 메모리의 종류(SLC, MLC, TLC)

(1) 구조 및 원리

USB 메모리나 SSD와 같은 저장 장치에 사용되는 낸드 플래시 메모리는 그 성능 및 가격 측면에서 차이가 있으며, 이러한 차이는 기억의 최소 단위인 비트(Bit)를 기준으로, 한 개의 셀에 몇 비트를 저장할 수 있느냐에 따라 몇 가지 종류로 분류할 수 있다. 한 개의 셀에 ‘0’ 또는 ‘1’의 2가지 상태로 구분하여 1비트 데이터를 저장하는 방식을 SLC(Single Level Cell)라 하고, 1개의 셀에 ‘00’(소거), '01', '10', '11'(프로그램)의 4개 상태로 나누어 2비트 데이터를 저장하는 방식을 MLC(Multi Level Cell)라고 한다. 또 1개의 셀에 '000'부터 '111'까지 8개의 상태로 구분하여 3비트 데이터를 저장하는 방식을 TLC(Triple Level Cell)라고 하는데, 이들 모두 현재 상용화되어 있는 상태이다. 최근에는 1개의 셀에 4비트 데이터를 저장하여 총 16개의 상태를 판별할 수 있는 QLC(Quadruple Level Cell)도 속속 출시되고 있다. 예를 들어 [그림 2-41]과 같이 '101010'이라는 데이터를 SLC, MLC, TLC에 각각 저장하는 경우, SLC는 6개의 셀이 필요한 반면, MLC는 3개, TLC는 2개의 셀로도 데이터의 저장이 가능하다. 다시 말해 물리적인 셀 수는 같지만 데이터 저장 방법에 따라 고용량화가 가능하다는 이야기이다.

그럼 이러한 MLC나 TLC는 어떻게 구현 가능한 것일까? FG Cell 또는 CTF Cell의 전하 저장층(FG 또는 CTN) 내 전자의 존재 여부만을 구분하여 '1'과 '0'을 구분하는 방식이 SLC라면, MLC와 TLC는 [그림 2-42]와 같이 저장층 내의 전자 개수를 정밀히 제어하여 하나의 셀에서 여러 가지 문턱 전압(V_{Th}) 분포를 보이도록 하여 각 분포별로 해당되는 데이터 값을 정해 여러 비트를 저장하게 하는 방식으로 구현된다.

(2) 동작 원리

① 프로그래밍 동작(TLC 기준)

TLC는 [그림 2-43]과 같이 3단계에 걸쳐 프로그래밍 된다. 먼저 소거 상태에서 시작하여, 이 소거 상태를 벗어나는 이원 프로그래밍(Binary programming) 단계를 거쳐 대략적인 목표 문턱 전압(V_{Th})까지 프로그래밍하는 대략적 프로그래밍(Coarse programming)의 2차 단계 후, 목표 문턱 전압(V_{Th})에 근접하는 좁은 문턱 전압 분포를 갖도록 하는 정밀 프로그래밍(Fine programming)의 3단계이다. 이렇게 단계별로 프로그래밍을 하는 이유는 한 번에 높은 전압을 인가하여 간섭 현상 및 프로그램 방해 문제(Disturbance)를 일으키지 않기 위함이다. 이와 같이 MLC, TLC로 가면서 빈번한 프로그래밍으로 인해 프로그래밍 속도는 크게 저하되며 TOX의 막질 저하로 인한 프로그램 및 소거 반복 내성(Endurance) 등의 신뢰성 특성도 열화된다.

②읽기(Read) 동작

[그림 2-44]와 같이 SLC는 1회 읽기로 읽기 동작이 완료되지만, MLC는 3회, TLC는 총 7회의 읽기 동작이 필요하게 되어 프로그램 동작과 같이 SLC, MLC, TLC 순으로 데이터의 읽기 시간이 증가된다. 또한 프로그램 문턱 전압의 최대치가 있어 이 전압 내에서만 프로그램이 가능하다. 따라서 MLC, TLC로 가면서 프로그램 시의 문턱 전압(V_{Th})의 분포를 매우 좁게 가져가야 한다. 또한 각 구간별 읽기 전압(Read voltage)과 문턱 전압(V_{Th}) 간의 간격이 좁아져 문턱 전압(V_{Th}) 변동에 의한 신뢰성 문제도 커지게 된다. 결론적으로, SLC에서 TLC 쪽으로 갈수록 저장 용량은 커지고 가격은 내려가지만, 성능(동작 속도 및 신뢰성)은 저하된다고 정리할 수 있다.

4. 3D 낸드/V-NAND* 플래시(3D 낸드/V-NAND Flash Memory)

* 삼성전자에서는 ‘V-NAND’를, SK하이닉스에서는 ‘3D 낸드’라는 표현을 사용하니, 헷갈리지 않도록 주의한다.

(1) 등장 배경

2차원 구조의 FG Cell 및 CTF Cell의 미세화 시 발생하는 각종 공정 및 소자 문제의 해결을 위해 3D 낸드/V-NAND 플래시 메모리가 등장하게 되었다. 그 주된 이유를 정리하면, ① 리소그래피의 한계[그림 2-45], ② FG 내 전자 개수의 감소[그림 2-46], ③ Cell 간 간섭 현상[그림 2-47]의 극복의 3가지로 대표할 수 있다.

(2) 3D 낸드/V-NAND 플래시 메모리 기술의 발전

[표 2-1]과 같이 대표적인 3D 낸드/V-NAND 플래시 메모리의 구조는 2009년 일본 도시바에서 개발한 P-BiCS와 한국 삼성전자가 개발한 TCAT(Terabit Cell Array Transistor) 구조를 들 수 있다.

(3) 3D 낸드/V-NAND 플래시 메모리의 구조 및 특징

낸드 플래시 메모리는 [그림 2-48]과 같이 기판을 채널로 하는 2차원 셀 구조의 평면적인 미세화에 따른 소자 집적도 증가가 아닌 채널이 수직으로 서 있고 그 주위를 층층의 제어 게이트가 감싸고 있는 3차원의 원통형 구조로, 층 수를 증가시킴으로써 메모리 셀의 집적도를 향상시키는 기술이다. 따라서 층간 두께 조절이 곧, 2차원에서의 패턴 간 간격이 되므로 각 층의 박막 두께를 조절함으로써 공정적 측면에서 포토 공정의 부담을 경감시킬 수 있다. 대신 수직으로 다층의 박막을 쌓고, 그렇게 형성된 고종횡비의 구조물을 깎은 후 다시 채워야 하는 고난이도의 증착 공정과 식각 공정을 해야 하는 어려움은 있다. 또한 3D 낸드/V-NAND 플래시는 FG Cell이 아닌 CTF Cell을 적용함으로써 얻을 수 있는 셀 간 간섭 현상 등 다양한 신뢰성 측면의 개선도 얻을 수 있다.

(4) 3D 낸드/V-NAND 셀 GAA(Gate All Around) 구조

GAA는 CG가 채널을 완전히 감싸는 구조로, 게이트가 채널을 완전히 지배한다는 장점은 있으나 평면 상 단위 셀 내에 채널, TOX, CTN, BOX 및 WL이 모두 포함되어 각 층들의 두께가 감소되지 않으면 수평 방향으로의 미세화가 어렵다는 문제도 있다. GAA 구조에서는 전속 밀도 차이로 인해 곡률 반경이 작을수록 전기장은 증가(D = \varepsilon E, \varepsilon: 유전상수, E: 전계)하여 TOX에는 높은 전계가, BOX에는 상대적으로 낮은 전계가 인가되어 프로그래밍 및 소거 효율을 향상시키고 동작 전압도 감소시켜 저전력 구현에도 유리하다. 이러한 원리로 CTF Cell에서의 전자 역 터널링(Back tunneling)에 의한 소거 포화 현상 문제도 GAA 구조를 적용함으로써 개선할 수 있다.

(5) 3D 낸드/V-NAND 제조 공정

업체에 따라 차이가 있지만, 일반적인 CTF Cell 기반의 I자형 게이트(CG) 라스트 구조를 기준으로 3D 낸드/V-NAND 플래시 셀 제작 공정을 설명하면 다음과 같다. a) 실리콘 기판에 산화막(\text{SiO}_2)과 질화막(\text{SiN})을 CVD 공정을 이용해 교대로 증착한다. 이때 증착되는 \text{SiN} 층수가 목표로 하는 셀의 단수가 된다. b) 채널이 만들어질 구멍(Hole)을 포토 및 식각 공정을 통해 형성하게 되는데, 셀의 단수가 증가함에 따라 고종횡비 콘택(High Aspect Ratio Contact, HARC) 홀(Hole) 구조가 되어 고난이도의 식각 공정 기술이 필요하게 된다. c) \text{SiN} 제거 시 차단 역할을 하는 \text{SiO}_2를 증착하고, d) \text{CTN}(\text{SiN})과 \text{TOX}(\text{SiO}_2)를 순차적으로 증착한 후 e) 수직 채널 형성을 위한 n^+ 도핑된 다결정 실리콘을 증착하고, f) 산화막을 콘택 홀 내부 빈 공간에 매립하여 마카로니(Macaroni) 구조를 형성한다. g) 포토 및 식각 공정을 이용하여 WL 분리 영역에 슬릿(Slit)을 열고 h) 형성된 슬릿을 통해 고선택비의 고온 인산(\text{H}_3\text{PO}_4) 용액으로 \text{SiN}을 제거한다. 이렇게 만들어진 고수평 종횡비* 구조에 i) \text{BOX}(\text{High-}k)와 \text{CG}(\text{W}) 층을 피복 능력(Step coverage)이 우수한 ALD(Atomic Layer Deposition) 공정 등을 이용해 연속 증착한다. j) 슬릿 영역 내 \text{CG}를 제거하여 \text{WL}을 분리해 산화막 분리층 사이에만 \text{CG}가 남게 하면서 공정이 마무리된다. 3D 낸드/V-NAND의 핵심 요소 공정 기술은 저응력, 고균일도, 고생산성, 그리고 우수한 피복 능력의 박막 증착 기술과 고종횡비 구조의 고선택비 HM 재료 및 식각 기술 등을 들 수 있다.

* 수평 종횡비: 통상의 종횡비(Aspect Ratio)는 수직으로 높은 구조물의 높이에 대한 너비의 비율로, 이를 수직 종횡비라 하고, 이와는 반대로 수평 길이(거리)에 대한 열려있는 높이의 비율을 수평 종횡비라 정의함.

(6) 3D 낸드/V-NAND 셀의 CG(WL)를 셀 영역 외부로 연결시키는 기술 (계단 식각 공정)

특정 제어 게이트(CG, WL)를 선택하기 위해서는 각 CG층을 이끌어 워드라인 디코더(WL decoder)와 연결해야 한다. 이를 위해 추후 W 등의 금속 재질 CG로 채워질 \text{SiN}층** 표면을 메모리 셀 영역 외부에서 노출시키는 공정을 계단(Staircase) 식각 공정이라고 한다. CG가 형성된 이후 이 부분에 수직한 콘택 홀(Contact hole)을 뚫고, 금속 배선층을 형성하여 CG와 연결시키게 된다. 이러한 계단 패턴 형성 공정을 기존의 포토/식각 공정으로 매 단마다 형성하게 되면 생산성이 매우 떨어지게 된다. 이에 고안된 기술이 트리밍(Trimming)이라는 포토 공정 생략 기술이다. 본 계단 식각 공정은 셀 형성 공정 중 마카로니 구조 형성을 위해 채널 홀에 산화막을 매립하는 단계(f)와 WL 분리 Slit 식각 단계(g) 사이에 진행된다. 먼저 포토 공정에 의해 PR 패턴을 형성하고, 식각으로 \text{SiO}_2-\text{SiN} 박막 1단만을 식각한 후 PR을 제거하지 않고 PR의 측벽을 깎아 다음 단 계단에 상당하는 부분의 \text{SiN} 표면을 노출시킨다. 그리고 다시 PR을 마스크로 하여 다음 단의 \text{SiO}_2-\text{SiN} 박막을 1단 식각하고 이를 반복하여 맨 아래의 \text{SiN} 표면이 노출될 때까지 계단 형상을 만드는 트리밍 과정이 이루어진다. 그러나 PR 측벽을 식각하는 중에 PR의 상부도 일정량 식각되어, 층수가 올라감에 따라 추가의 포토 공정을 필요로 하게 된다. 그럼에도 불구하고 개별적으로 포토 및 식각 공정을 하는 경우와 비교하면 생산성이 매우 높은 기술이다.

** 여기서 설명하는 3D 낸드/V-NAND 셀 제작 공정은 CG를 채널 형성 후에 진행하는 게이트 라스트 공정이므로, 계단 식각 공정에서는 다층 쌍 박막 적층 구조 중 \text{SiN}층의 표면이 노출되고 추후 \text{SiN}을 습식 제거 후 CG 금속층이 이 빈 공간을 채우게 됨.

5. 3D 낸드/V-NAND 플래시의 주요 공정: 박막 증착 공정, 식각 공정

3D 낸드/V-NAND 플래시는 수직 방향으로 셀을 배열하므로, 문제가 되는 공정은 크게 박막증착과 고종횡비 구조의 식각 공정이다.

(1) 박막 증착 공정

① SiO_2/SiN 반복 적층 공정(다층 쌍 박막 증착 공정, Multi-Pair deposition)

수직 방향으로 낸드 플래시 셀을 배열하는 첫 과정에서 SiO_2와 SiN 박막을 3D 낸드/V-NAND 플래시의 단수만큼 교대로 반복 적층하는 공정으로, SiO_2/SiN 다층 쌍 박막 증착 공정의 이슈는 높은 균일성과 저결함, 높은 생산성, 응력 저감 확보 등이다. 증착 과정에서 발생한 미세한 결함은 적층에 따라 증폭되어 패터닝 등에 심각한 문제를 야기할 수 있다. 불균일성의 문제는 상하 셀 특성의 차이를 유발하므로 챔버 간 특성 차이 저감, 정확한 가스 유량 및 온도 제어를 통한 균일성이 확보되어야 하고, 응력 문제는 구조의 변형, 웨이퍼의 휨 등의 문제를 일으킬 수 있어 박막의 품질 관리를 통한 저응력 박막의 개발과 웨이퍼 뒷면 증착의 제어 등의 기술이 필요하다. 증착 속도의 개선 및 챔버 수를 늘리는 방법으로 생산성을 향상시킬 수 있으나 증착 속도의 증가는 다층 쌍 박막의 균일성을 저하시킬 우려가 있어 주의가 필요하다.

② 고수직, 고수평 종횡비 구조 박막 증착

고수직 종횡비의 채널 홀 측벽에 고품질의 얇고 균일한 SiO_2 TOX/SiN CTN/Poly-Si 채널 박막 등을 증착하는 공정과 SiN 희생막 제거 후 드러난 고수평 종횡비 공간을 Al_2O_3 등의 BOX와 CG WL을 W 등의 금속으로 보이드(Void) 없이 매립하는 공정으로 이러한 균일한 박막을 증착하기 위해서는 우수한 피복 특성과 높은 처리량을 갖는 원자층 증착 공정(ALD)의 적용이 필요하다.

(2) 고종횡비 구조 식각에서의 문제

고종횡비 식각에서는 ① 고종횡비(HAR) 홀(Hole) 식각, ② 게이트 분리용 슬릿 형성 공정, ③ 계단 구조의 CG와 주변 회로의 게이트에 좁고 깊은 메탈 콘택 홀을 형성하는 공정 등이 진행된다. 이러한 패턴 형성의 문제는, 식각 과정에서 HAR 구조의 하단에 도달하는 이온 및 라디칼의 양이 줄어, 깊이가 깊어질수록 식각 속도가 달라져 식각이 중단되거나 중간에 모양이 변형되는 휨(Bowing), 식각이 꼬이는 비틀림(Twist), 상하부 간의 CD 차이 및 불완전 식각 등의 패턴 왜곡 불량이다. 이에 대한 대책으로는 고선택비의 하드 마스크 기술과 고밀도 플라즈마에 의한 고이온 에너지, 식각 기술 등이 있다. 또한 채널 홀과 같이 홀의 밀도가 높은 경우 높은 균일성이 요구되는데, 채널 홀 모양이 왜곡되면 다층 쌍 박막의 응력으로 인해 후속 공정에서 채널 홀 사이의 적층 박막이 쓰러지는 문제가 생길 수 있다. 이러한 패턴의 쓰러짐 불량 등의 방지를 위해서는 식각 시 균일한 온도의 제어 및 박막 증착 시 균일도 개선과 더불어, 응력을 최소화하고 후속 식각 및 세정 시 가능하면 건식 세정 공정을 적용하여야 한다.