패키지 기술
기출문제 풀이
기출문제 ❶
패키지 공정에서의 최신 기술에 대해 설명하시오.
STEP1 접근 전략
설명형으로 난이도는 중 수준이며 자주 출제되는 문제이다.
최근 제품의 소형화에 따른 패키지 형태에 대해 설명해야 하며, 실리콘관통전극(TSV)을 이 용한 3D Stack 메모리, HBM 등의 예를 포함시켜 설명한다.
STEP2 답안 구조화 TIP
웨이퍼 레벨 패키지
- 웨이퍼 레벨 패키지(Wafer level package)
- 재배선 RDL(Redistribution Layer)
- 플립 칩(Flip-Chip)
적층 패키지
- 패키지 적층
- 칩 적층 - 실리콘관통전극(TSV)
시스템 패키지
- MCP(Multi Chip Package)
- SiP(System in Package)
- PoP(Package on Package)
STEP3 모범답안
반도체 패키지 기술은 응용 분야의 다양화에 맞추어 급격하게 발달하고 있습니다. 점점 소형화, 즉 스마트폰과 같은 휴대형 기기가 많아지면서 제한된 공간에 더 많은 반도체의 집적을 요구하고 있습니다. 특히 4차 산업의 영향으로 더 많은 기업들이 자사만의 특별한 패키지를 요구하고 있는 실정이며, 이러한 요구에 맞추어 이전부터 MCP(Multi Chip Package), SiP(System in Package), PoP(Package on Package) 등의 고집적화 패키지 기술이 점차 확대되어 가고 있습니다. 최근에는 모바일 기기에 부가 기능이 늘어나면서 메모리 용량이 점점 증가하고 있고, DRAM에서 저전력 및 고대역폭 메모리 수요가 급증하고 있어 실리콘관통전극(TSV) 기술을 사용한 3D Stack 메모리 등으로 패키지 기술이 발전하고 있습니다.
이전 반도체 산업에서는 FAB 공정 기술의 미세화와 웨이퍼 크기의 증가를 통해 성능 향상과 제조 생산량 향상을 이루었습니다. 그러나 이러한 FAB 공정 기술이 기술적 한계에 이르러 최종 제품이 모바일과 웨어러블 제품으로 급격히 변화됨에 따라 고객의 요구사항은 더욱 소형화한 원칩화를 요구하고 있습니다. 이것은 MCP, SiP, PoP 등 단순하게 여러 칩을 적층하거나 하나로 통합하는 형태에서 벗어나 동종 및 이종 기술의 융·복합화를 급속히 진행하여 새로운 시장을 창출하고 있으며, 더 나아가 후 공정에서도 전 공정에서 이용해 왔던 실리콘 웨이퍼 기반의 이종 기술 융·복합화를 급속히 진행하고 있습니다. 이러한 패키지 동향에 의해, 차세대 시스템 패키지 기술로서 TSV 기술, 인터포저(Interposer)가 주목을 받고 있습니다. 인터포저는 서킷 보드와 칩 사이에 들어가는 기능성 패키지 기판으로, 시스템 온 칩(SoC)과 달리 물성이 다른 칩들을 넣을 수 있고, 비교적 높은 패키징 수율을 구현할 수 있습니다. 이에 따라 반도체 패키징 산업에서 업체 간 R&D 능력 및 양산 기술의 차별화가 가속화될 것으로 보입니다. 즉, 빠르게 발전하는 패키지 기술에 대한 양산 능력을 축적하고, 선행 기술을 확보할 수 있는 능력이 있는 업체와 그렇지 못한 업체 간의 격차가 크게 확대될 것으로 보입니다.
꼬리 질문 1 TSV기술에 대해서도 설명해 보시오. |
TSV란 ‘Through Silicon Via’의 약자로 ‘실리콘관통전극’이라고도 부릅니다. 반도체 소자의 고집적도에 대한 요구가 많아지면서 여러 방법들이 개발되고 있으며, 이러한 방법들 중에서 칩들을 적층하여 와이어 본딩하는 MCP와 패키지를 적층하는 PoP가 일반적으로 사용되고 있습니다. 그러나 최근 DRAM에서는 HBM(High Bandwidth Memory)과 같이 처리 속도를 높이기 위한 방법에 더하여, 용량을 늘리기 위해 두 개 이상의 칩을 수직으로 적층하고 실리콘을 관통하는 전극을 통해 회로를 연결하는 TSV 기술이 적용되고 있습니다. TSV 기술은 실리콘 웨이퍼를 일반 종이 두께의 절반보다도 얇게 깎는 백그라인딩 공정을 하여 최소의 두께로 만들고, 상부와 하부에 미세하게 만든 구멍으로 전극을 연결해 최단 거리의 신호 전송 경로를 제공합니다. 때문에 패키지의 경박단소화에 가장 유리하며 신호를 주고받는 시간이 짧아져 속도와 소비 전력을 획기적으로 개선할 수 있다는 특징이 있습니다. 최근에는 인공지능, 자율주행 자동차, 고성능 서버 등의 다양한 응용 분야에서 더 발전된 TSV 기술이 개발되고 있습니다. 최근 삼성전자에서는 12단 3D-TSV(3차원 실리콘관통전극, 3D Through Silicon Via) 기술을 개발하고 패키지 기술에서도 초격차를 이어간다고 발표하였습니다. 12단 3D-TSV 기술은 기존처럼 금선(와이어)을 이용해 칩을 연결하는 대신, 반도체 칩 상단과 하단에 머리카락 굵기의 20분의 1 수준인 수 μm 직경의 전자 이동 통로(TSV) 6만 개를 만들어 오차 없이 연결하는 첨단 패키지 기술입니다. SK하이닉스 또한 최고속 D램인 HBM2E을 개발하여 HBM(고대역폭 메모리, High Bandwidth Memory)을 이전 규격인 HBM2보다 처리 속도가 50% 빠르게 만들었습니다. 이 제품은 메모리 칩을 모듈로 만들어 메인보드에 붙이는 방식이 아니라 칩 자체를 GPU 같은 로직 칩에 수십 μm 간격으로 장착하므로 더 빠른 데이터 처리가 가능합니다. |
꼬리 질문 2 DRAM에서TSV를 사용한 메모리 스택에 대해 설명하시오. |
현재는 TSV가 가능해지면서 메모리에 요구되는 고속, 고용량, 소형화를 만족시키는 웨이퍼 레벨 패키지가 사용되고 있습니다. TSV를 DRAM에 적용한 제품으로는 모바일 기기에 사용되는 와이드 I/O와 그래픽, 네트워크나 고성능 클라우드 서버 등에 적용하는 HBM(High Bandwidth Memory), 그리고 3DS(3D Stacked) 메모리 등이 있습니다. 3DS 메모리는 패키지와 메인 기판 간의 연결 방식에 리드 프레임을 사용하지 않고 Solder Ball로 전환하여 I/O 개수를 증가시키며, 부품의 소형화에 적용하는 BGA(Ball Grid Array)를 패키지로 만들어 여러 개의 메모리 칩을 얇게 Back-Grinding한 다음 적층하여 모듈과 같은 형태로 만든 것입니다. 기존의 와이어 본딩으로 적층한 제품으로는 고속, 고용량을 요구하는 서버용 컴퓨터 등의 특성을 만족시키지 못하고 있으며, 대표적인 3DS 메모리 패키지에는 HBM이 있습니다. |
현재 10nm급 DRAM은 SAQP(Self-Aligned Quadruple Patterning)를 이용하여 메모리를 만들고 있으나 이보다 더 많은 DRAM 메모리 용량이 요구되고 있습니다. 하나의 패키지에 여러 개의 칩을 넣을 때는 수평으로 넣어 패키지를 만들 수 있으나 그만큼 면적이 넓어지게 되어 제품의 소형화에 문제가 따르게 됩니다. 따라서 수직으로 적층을 하는 것이 더 작은 크기를 만드는 데 효과적이며, 전기적으로 신호 전달 경로도 짧아져 전기적인 특성이 우수해집니다. 이러한 패키지 적층에서는 와이어 본딩을 통해 선을 연결하고 이를 몰딩으로 패키징하고 있습니다. 그러나 이 경우에도 와이어 본딩의 문제점 및 패키지의 크기가 커지는 한계를 가지고 있습니다.
핵심 이론 정리
1. 웨이퍼 레벨 패키지
최근 반도체 패키지 기술은 급격히 발전하여 FAB 공정에서 다루었던 TSV(Through Silicon Via) 기술이나 반도체의 다기능화에 의해 요구되는 핀(Pin) 수가 많아지게 되었다. 이에 패키징 사이즈가 점점 커지게 되었고, 다양한 제품(모바일, 웨어러블 디바이스 등)이 추구하는 소형화와 더욱 얇아지는 트렌드에 부합한 패키징의 요구가 발생하게 되었다. 이러한 수요를 충족시키기 위해 개발된 기술이 Wafer Level Packaging(WLP)이다. 여기에 입출력(I/O) 개수가 증가하는 추세를 따라잡기 위해 칩 크기보다 큰 팬 아웃(Fan-Out)과 같은 패키지도 사용하고 있으며, 이를 통해 최고의 집적 밀도를 가진 웨이퍼 수준으로 시스템 통합이 가능해졌다. 그리고 패키지 기술은 시스템 반도체의 발전과 더불어, System-on-Chip(SoC) 형태로의 변화가 일어나 기판이 대면적화되고 있으며, 또 3D 형태의 패키지 등으로도 다양화되고 있다.
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