공정 수율

기출문제 풀이

기출문제 ❶

공정 수율에 대해 설명하시오.

STEP1 접근 전략

• 설명형으로 난이도는 중 수준이며 자주 출제되는 문제이다.

• 공정 수율은 반도체 생산성과 관련하여 특히 중요한 개념이다.

• 꼬리 질문으로 공정 수율을 개선하는 구체적인 방법까지 물어볼 수 있으니 이에 대비하도록 한다.

STEP2 답안 구조화 TIP

Q 공정 수율?

• 정의

• 수율 향상의 중요성

  - 공정 수율이 높을수록 생산성↑

  - 기술적/수익성을 포함한 경쟁력 확보

  - 공정 수율을 높이는 것은 반도체 산업에서 매우 중요

• 수율 향상의 어려움 - 초미세회로로 구성된 반도체

  - 여러 단계의 제조 공정 중 부딪히는 문제점

  - 제품 전체에 치명적인 영향

• 제조 단계별 수율 확인

  - FAB 수율

  - Probe(EDS) 수율

  - Package 수율

  - Final test 수율

  ⇒ CUM 수

STEP3 모범답안

반도체에서의 수율은 일반적으로 웨이퍼 한 장에 설계된 최대 칩(IC)의 개수 대비 실제 공정을 통하여 생산된 양품 칩의 개수를 백분율로 나타낸 것을 말합니다. 따라서 공정 수율이 높을수록 생산성 향상과 기술적/수익성을 포함한 경쟁력을 얻게 되므로 공정 수율을 높이는 것은 반도체 산업에서 매우 중요하다고 할 수 있습니다. 그러나 반도체는 초미세회로로 구성되기 때문에 여러 단계의 제조 공정 중 부딪히는 문제점이 제품 전체에 치명적인 영향을 미칠 수 있습니다. 따라서 높은 공정 수율을 얻기 위해서는 클린룸의 청정도를 비롯하여 공정에서 오차를 줄이는 등 반도체 결함을 줄이기 위한 노력을 해야 합니다.

반도체 제품의 제조 공정에서는 4단계에 걸쳐 수율을 확인할 수 있습니다. 여기에는 FAB 수율, Probe(EDS) 수율, Package 수율, Final test 수율이 있으며, 이것을 합쳐 누적된 CUM 수율이라 합니다. 먼저 FAB 수율(Fabrication yield)은 웨이퍼의 투입 개수 대비 출력 개수의 비율로 FAB 수율1을 계산하고, 이전 생산라인의 웨이퍼 재고량(BOH)과 생산 후 라인의 재고량(EOH)을 고려한 FAB 수율2를 계산할 수 있습니다. Probe 수율(Probe yield)은 FAB 수율에서 확인된 웨이퍼의 패턴화된 각 Die(칩)의 규정값을 충족하는 총 Die 수로 규정합니다. 다음 Package 수율(Assembly yield)은 Probe 수율에서 확인된 Die의 총패키지 성공 개수로 규정하며, Final test 수율은 Package 수율에서 확인된 Die 수 대비 최종 측정 시험을 통과한 총 Die 수로 규정합니다.

기출문제 풀이

기출문제 ❷

반도체 수율에 있어서 가장 중요한 요인이 무엇인지 설명하시오.

STEP1 접근 전략

• 설명형으로 난이도는 하 수준이며 자주 출제되는 문제이다.

• ‘가장 중요한 요인은 무엇인가’와 같은 문제는 당연히 구조화한 키워드에 맞추어 설명하는 것을 권장한다.

STEP2 답안 구조화 TIP

• 청정도 Class 개념

• 파티클(입자): 세균, 바이러스, 금속 가루, 피부 세포, 먼지, 공정 발생 파티클 등

• 클린룸 원칙: 침투 방지, 발생 방지, 누적 방지, 신속 제거

STEP3 모범답안

반도체 산업은 청정 산업이라고 불리는 만큼 반도체 전체 공정을 통틀어 청정도가 가장 중요한 요소입니다. 반도체 제조 공정에서는 먼지나 박테리아 정도의 미세한 불순물로도 반도체가 불량이 될 수 있기 때문입니다. 공정이 미세화되어 갈수록 공정 상 불량을 일으키는 더욱 더 작은 파티클을 제거해야만 하며, 이러한 것들이 반도체의 수율에 큰 영향을 미치게 됩니다. 반도체는 매우 미세한 회로로 구성되기 때문에 제조 공정 중 한 부분에라도 결함이나 문제점이 생기면 제품 전체에 치명적인 영향을 미칠 수 있습니다. 따라서 높은 수율을 얻기 위해서는 공정 장비의 정확도, 클린룸의 청정도, 공정 조건 등의 조건이 필히 뒷받침되어야 합니다.

기출문제 풀이

기출문제 ❸

공정에서의 수율 저하에 대한 원인에 대해 설명하시오.

STEP1 접근 전략

• 설명형으로 난이도는 중 수준이며 자주 출제되는 문제이다.

• 설명형 문제이므로 유형별로 분류해서 설명해야 하지만, 대상이 너무 광범위하므로 발표 시 간을 고려해 너무 지엽적이거나 깊게 들어가지 않도록 한다.

STEP2 답안 구조화 TIP

• 수율 저하의 원인: 오염물

• 작업자 오염원

  - 땀 → Na+ 오염

  - 피부 박리와 화장품 등 → 유기 오염

  - 움직임과 대화 등 → 파티클 오염

• 공정 장비 오염원

  - 장비 발진

  - 플라즈마 등에 의한 에너지원(Energy source)

  - 공정 부산물

• 재료 오염원

  - DIW

  - Chemical

  - Gas

  - PR

• 웨이퍼 오염

  - 파티클

  - Organic

  - Ions

  - 자연 산화막

STEP3 모범답안

반도체의 수율에 영향을 주는 것은 반도체 제조 공정 중에 발생하거나 여러 오염원으로부터 발생된 많은 오염물들입니다. 오염원별로 발생할 수 있는 오염을 살펴보면 작업자로부터는 땀에 의한 Na+ 오염, 피부 박리와 화장품 등에 의한 유기 오염, 움직임과 대화 등에 의한 파티클 오염이 있습니다. 공정 장비에서도 장비 발진, 플라즈마 등에 의한 에너지원(Energy Source), 그리고 공정 부산물로 인한 오염이 발생합니다. 재료 측면에서는 DIW, Chemical, Gas, 그리고 PR 등에 의한 오염이 있고, 웨이퍼 자체에서도 파티클, Organic, Ions, 자연 산화막 등으로 오염이 발생할 수 있습니다.

이러한 오염에 의한 수율의 저하 외에도 웨이퍼의 손상, 공정 변수의 변동이 수율에 영향을 주게 됩니다. 허용 오차 범위를 넘어서게 될 경우, 한계점에 치우치는 공정이 있을 것이며 이것이 소자를 불량으로 만들어 수율을 저하시키게 됩니다. 이외에도 공정 상의 결함이나 실리콘 결정 결함도 원인이 될 수 있습니다.

기출문제 풀이

기출문제 ❹

웨이퍼의 에지(Edge) 부분의 수율이 떨어지는 이유에 대해 설명하시오.

STEP1 접근 전략

• 설명형으로 난이도는 상 수준이며 자주 출제되는 문제이다.

• 공정 과정 중 특히 식각, 세정 공정과 연관지어 설명한다.

STEP2 답안 구조화 TIP

• 에지 수율의 저하 원인

  - 웨이퍼 자체: 화학적, 물리적, 열적인 불연속성, 웨이퍼 대구경화

  - 공정 중 원인: 증착 공정, 식각 공정, CMP 공정

• 에지 수율 확보

  - 구리 공정 후 입자 제거

  - 식각 잔류물 제거 - 웨이퍼 결함 제거

STEP3 모범답안

둥근 모양으로 만들어진 반도체 웨이퍼의 가장자리, 즉 에지 부분은 화학적, 물리적 그리고 열적인 불연속성 등으로 인하여 증착이나 식각 공정에서 제어하기가 상당히 어려워 수율 손실에 대한 위험성이 큽니다. 따라서 나노급 반도체를 만드는 공정에서는 에지 부분의 수율을 높이는 것이 생산성과 수율을 향상하기 위한 중요 조건입니다. 특히 이처럼 웨이퍼 가장자리의 수율에 관심이 높아지고 있는 이유는 우선 웨이퍼가 12인치 이상으로 대구경화 됨에 따라 이전에는 거의 신경쓰지 않았던 웨이퍼 에지에 대한 수율이 생산성에 중요한 요인으로 부각되고 있기 때문입니다. 또한 금속층으로 알루미늄 대신 구리를 사용하는 다마신 공정이 적용되면서 CMP 공정을 이용한 평탄화 작업 후 구리 입자가 남아 수율에 영향을 미치기도 합니다. 따라서 식각 공정이 끝난 후에는 에지 부분에 남아 있는 식각 잔류물과 같은 결함을 제거하고, 균열 등과 같은 결함을 제거하는 작업이 수율 향상을 위해 필요합니다. CMP 공정이 끝나고 웨이퍼 에지에 남아 있는 미세물질은 이어지는 다음 공정에서 파티클 오염으로 작용하여 웨이퍼 에지 부분 다이(Die)의 수율을 저하시킬 수 있으므로, 이를 효과적으로 방지해야 합니다.

메모리 소자 및 시스템 반도체 제조를 위해 CMP 공정 및 식각 공정이 필수적으로 사용되고 있지만 웨이퍼 에지 부분에 남아 있는 금속, 폴리머, 폴리실리콘 등과 같은 증착 물질은 CMP 공정이나 식각 공정 이후, 세정 공정 등을 통해 불필요한 물질을 선택적으로 완전히 제거하여 공정 수율을 확보해야 할 것입니다. 특히 ArF 이머전(Immersion) 공정에서는 에지에 존재하는 결함이 웨이퍼로 옮겨가게 될 경우 수율 저하의 원인이 되므로 에지의 무결점이 절대적으로 중요합니다.

핵심 이론 정리

1. 반도체 수율 항목 산출

반도체 기업에서의 반도체 수율(Yield)은 결함이 없는 합격품의 비율을 나타내며, 생산에 투입된 웨이퍼 한 장에 설계된 최대 칩(Chip 또는 Die)의 개수 대비 실제 생산된 칩 중 테스트를 통과해 양품으로 판정된 정상 칩의 개수를 백분율로 나타낸 것을 말한다. 즉 투입한 양에 대비하여 제조되어 나온 양품의 비율을 수율이라고 할 수 있는데, 수율이 높을수록 생산성(Throughput)이 향상됨을 의미하므로 반도체 산업에서는 수율을 높이는 것이 가장 중요한 일이다. 그러나 미세 회로로 만들어지는 반도체는, 그 특성 상 설계 과정에서의 생산 최적화는 물론, 생산 환경에서 유발될 수 있는 먼지나 오염 등에 의해 공정 중 어느 한 부분에라도 결함이나 문제점이 발생하면 제품 전체에 치명적인 영향을 미칠 수 있다. 이러한 이유로 높은 수율을 얻기 위해서는 클린룸의 청정도뿐만 아니라 설비기술, 공정설계 및 공정기술에서도 생산성 향상을 위해 모든 제반 조건들을 맞추어 주어야 한다.

반도체 수율을 확인하는 과정은 반도체 제품의 제조 공정 단계에 따라 일반적으로 4단계로 구분하여 진행되고 있다. 기업에 따라 조금씩 다르게 구분할 수 있으나 보통은 Wafer 가공인 FAB 수율, EDS(Electrical Die Sorting)를 통해 선별하는 Probe 수율, 후 공정에서의 Package 수율, 그리고 완성 제품의 Final test 수율로 구분할 수 있다. 또한 이러한 수율을 합쳐 누적된 CUM 수율이라 한다.

FAB 수율(Fabrication yield)은 생산에 필요한 웨이퍼의 투입 개수 대비 출력 개수의 비율로 FAB 수율1을 계산하고, 이전 생산라인의 웨이퍼 재고량(Begin Of History, BOH)과 생산 후 라인의 재고량(End Of History, EOH)을 고려한 FAB 수율2를 계산할 수 있다. 각 단계별로 수율을 구하는 과정을 살펴보면, 먼저 반도체 제조 공정 흐름에서 실제 반도체 생산 공정 장비를 이용하여 공정을 진행하기 위해서는 공정설계에서 만들어지는 각 공정별 상세 작업 명령을 위한 작업 지시서(Run sheet 또는 Recipe)가 필요하다. FAB 수율은 생산에 투입된 웨이퍼, 칩 제품에서 요구되는 회로 및 OPC(Optical Proximity Correction)를 거친 레이아웃 설계에서 만들어지는 마스크 등을 단계적으로 확인하고, 8대 공정을 반복하여 반도체 칩을 완성시킨다. 반도체 칩 제조 과정에서 1회의 제조 수량을 의미하는 단위 로트(Lot)당 웨이퍼를 투입하여 제작된 웨이퍼를 완료하였다면 FAB 수율은 다음의 계산을 통해 확인할 수 있다. 여기에는 앞에서 서술한 BOH와 EOH를 고려하여야 한다.

FAB \text{ 수율}1 = \frac{\text{출력 웨이퍼 개수}}{\text{입력 웨이퍼 개수}} \times 100[\%]

FAB \text{ 수율}2 = \frac{\text{출력 웨이퍼 개수}}{(\text{입력 웨이퍼 개수} + BOH) - EOH} \times 100[\%]

다음으로 FAB 수율 단계에서 확인된 웨이퍼를 ATE(Automatic Test Equipment)를 통해 EDS 검사를 마친 각 Die(칩)에 규정된 입력값 대비 출력값의 Die의 성공 개수로 Probe 수율(Probe yield)을 규정한다. EDS 검사는 [그림 5-32]와 같은 Probe tip을 가지고 테스트하게 되는데, Die에 대한 측정 시 회로 각 부에 걸친 저항/전압/전류의 측정으로 Probe tip의 상태에 따라 오류를 발생시킬 수 있는 부분이 있다. 그러므로 이를 해결하기 위해서 불량 Probe tip의 교체 또는 접촉면 등을 세심하게 확인해야 한다.

Probe \text{ 수율} = \frac{\text{총 합격 Die 개수}}{\text{각 웨이퍼당 총 Die 개수}} \times 100[\%]

Package 수율은 EDS 검사를 통과한 Probe 수율에서 양품으로 확인된 Die의 개수 대비 후 공정인 패키지 제조 단계를 거치고 난 후의 완성된 개수로 규정할 수 있으며, 다음과 같이 완성된 Die에 대한 패키지 공정 후 검사를 거쳐 완성된 개수로 규정한다.

Package \text{ 수율} = \frac{\text{패키지 합격 총 Die 개수}}{Probe \text{ 수율 통과 Die 개수}} \times 100[\%]

Final test 수율은 Package 수율에서 확인된 Die의 개수 대비 열시험이나 신뢰성 시험, 그리고 동작 시험을 포함한 최종 측정 시험을 통과하여 합격한 총 Die 개수로 규정한다.

Final \text{ test 수율} = \frac{\text{최종 합격 총 Die 개수}}{Package \text{ 수율 통과 Die 개수}} \times 100[\%]

마지막으로 CUM 수율은 전체 단계별 상태를 누적하여 계산하고 평가하는데, 일반적으로 FAB 수율은 무시하고 계산한 CUM 수율1과 FAB 수율을 포함하여 계산한 CUM 수율2로 구분할 수 있다.

CUM \text{ 수율}1 = Probe \text{ 수율} \times Package \text{ 수율} \times Final \text{ test 수율}

CUM \text{ 수율}2 = FAB \text{ 수율} \times Probe \text{ 수율} \times Package \text{ 수율} \times Final \text{ test 수율}

2. 수율 변동 범위

앞에서 수율의 항목을 5가지(FAB 수율, Probe 수율, Package 수율, Final test 수율, CUM 수율)로 구분하여 계산하였으며 각 수율 항목은 생산라인의 제조 장비의 특성에 기인하는 변동 범위를 갖게 될 것이므로 제조 장비별 Set-Up 작업을 수행하고, 발생할 수 있는 허용 오차를 확보한 생산라인별 특성을 고려해야 할 것이다. 여기에는 반도체 8대 공정에 기인하는 각 장비의 허용 오차를 포함하며, 후 공정에서 발생할 수 있는 장비의 허용 오차도 포함하여야 한다.

반도체 제조 공정에서 생산성 향상을 위한 품질 관리 기법 중 통계적 관리가 중요한 역할을 한다. 우리나라에서의 관리 기법은 KS 또는 ISO 등의 기준을 따르며 일반적으로 정상적인 조건에서 작업을 하더라도 제품 생산 공정에서의 품질에 의한 수율은 핵심적 요인들을 중심으로 변동한다. 제대로 설계되고 관리되는 생산 공정이라도 완전히 동일한 품질의 수율을 확보한다는 것은 현실적으로 불가능하다. 이러한 품질 변동에 영향을 줄 수 있는 요인에는 동일 장비 간에서도 차이를 발생시킬 수 있는 우연 원인(Chance cause)이 있고, 이를 해결하기 위해 공정과 제품에 대한 근본적인 분석이 필요해 진다. 그리고 작업자의 부주의, 사용 자재의 불량이나 공정 설비의 이상 등에 의해 발생할 수 있는 이상 원인(Assignable cause)도 있다. 반도체 제조 공정에서는 생산된 제품의 품질에 대한 변동이 작으면 그 공정의 공정 능력이 좋다고 평가되며, 이러한 관리의 개선을 위하여 최근에는 딥러닝 등 데이터과학을 기반으로 분석하는 경향이 늘어나고 있다. 따라서 이러한 기법을 사용하여 반도체 제조에서는 최상의 수율과 품질을 유지하면서도 최대의 생산성을 유지하도록 효율적인 조정이 필요하다.