MOS 커패시터

1 MOS 커패시터의 구조

MOS 커패시터(Metal Oxide Semiconductor Capacitor, MOSCAP)는 금속 산화막 반도체 커패시터를 의미하는 말로서, 다음 단원에서 설명할 금속 산화막 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)의 가장 핵심적인 부분이다. MOS 커패시터의 형태는 [그림 4-1(a)]와 같으며, 마치 [그림 4-1(b)]의 게이트(Gate), 소스(Source), 드레인(Drain), 기판(Body) 등 4단자 소자로 구성된 MOSFET에서 중앙부(게이트, 기판)만을 따로 떼어 낸 2단자 소자의 모습이다.

MOS 커패시터의 구성 요소를 살펴보면, 게이트는 금속 또는 다결정 실리콘으로 구성되어 있고, 산화막에는 주로 실리콘 산화 A막(SiO_2)이 사용된다. [그림 4-2]와 같이 상하 전극이 모두 금속으로 된 일반적인 평행판 커패시터와는 다르게, 하부 전극이 실리콘으로 되어 있다는 차이점이 있다. 지금부터는 금속 게이트와 p형 반도체 기판을 가진 경우를 기준으로 하여 설명하고자 한다.

2 이상적인 MOS 커패시터(Ideal MOS Capacitor)의 동작

본 절에서는 MOS 커패시터의 동작 원리에 대해 다루는데, 이해를 돕기 위해 이상적인 상황을 먼저 가정하기로 한다. 여기에서 이상적이라 함은 금속과 반도체의 일 함수가 동일하고, 실리콘 산화막(SiO_2)의 계면 전하¹가 전혀 없는 상태를 지칭한다. 이상적인 MOS 커패시터 동작 원리에 대해서 전하 유기 모델과 에너지 밴드 다이어그램을 병행하여 설명한 후에, 다음 절에서 실제적인 상황에 대한 내용을 다루도록 하겠다.

계면 전하¹: 실리콘(Si)을 산화시킨 후 만들어진 실리콘과 실리콘 산화막(SiO2) 경계면에 생성되는 원치 않는 전하들

[그림 4-3(b)]의 에너지 밴드 다이어그램은 게이트에 인가한 전압(V_G)이 0V인 경우이며, 금속과 반도체의 페르미 준위(E_Fm, E_Fs)를 일치시켜 금속과 실리콘의 일 함수(\Phi_m ,\Phi_s)를 동일하게 맞춰준 상태이다. 물론 물질에 따라 페르미 준위가 다르고, 더욱이 실리콘의 경우는 도핑 정도에 따라서도 페르미 준위가 달라지지만, 설명을 좀 더 용이하게 하기 위해 이러한 이상적인 상황을 도입한 것이다. 이렇게 에너지 밴드를 평탄하게 만드는 조건을 평탄 밴드 조건(Flat band condition)이라 한다. [그림 4-3(b)]에서 페르미 전위(ϕF)는 진성 페르미 준위(E_i)와 페르미 준위(E_Fs)의 차이를 말한다.

(2) 축적 상태(Accumulation mode)

MOS 커패시터(또는 MOSFET)는 게이트에 인가된 전압에 의해 게이트에 전하가 유기되고, 그 전계효과(Field effect)로 인해 실리콘(반도체) 표면에 크기가 같고 반대 극성의 전하가 유기되는 원리를 이용한 소자이다. 먼저 [그림 4-4(a)]를 통해 전하 유기 모델로 동작 원리를 접근해 보겠다. 평탄 조건에 있던 MOS 커패시터의 게이트에 음의 전압을 인가하면, 게이트에는 음전하(Q_m)가 생성되고 이와 극성이 반대이면서 크기가 같은 양전하(Q_acc)가 반도체 표면에 유기된다. 이때 양전하는 p형 반도체의 다수 캐리어인 정공이 모인 것이다.

[그림 4-4(b)]의 에너지 밴드 다이어그램에서는, 게이트에 음의 전압이 인가됐을 때 게이트의 페르미 준위가 가해준 전압(V)만큼 증가하고, 일 함수(\Phi_m ,\Phi_s )는 인가된 전압과 무관하므로 페르미 준위(EFm)가 상승한 만큼 산화막의 에너지 밴드가 경사지게 된다. 이때 에너지 밴드의 경사( \frac{dE}{dx} = q\varepsilon, 이때 E: 에너지, ε: 전계)가 음의 값이므로 전계가 오른쪽에서 왼쪽으로 향하게 되고, 이에 따라 실리콘(반도체) 표면에는 양전하가 유기된다. 결국 유기된 양전하(정공)가 증가하면 진성 페르미 준위(E_i)와 페르미 준위(E_Fs) 간의 차이가 커져 표면에서의 에너지 밴드가 위로 휘게 되고 정공이 축적되는 축적(Accumulation) 상태가 되는 것이다.

여기에서 새로운 개념의 전위(Potential)를 정의할 수 있다. [그림 4-4(c)]에서와 같이 벌크 실리콘의 평평한 진성 페르미 준위를 기준으로 한 임의의 점에서의 진성 페르미 준위를 \phi(x)라 하고, 실리콘(반도체) 표면에서의 전위를 \phi(s)로 정의한다. 즉, q\phi(x)는 임의의 위치 x에서 밴드의 구부러진 정도를 나타내고, q\phi(s)는 실리콘(반도체) 표면에서 밴드의 휜 정도를 의미한다.

(3) 공핍 상태(Depletion mode)

[그림 4-5(a)]와 같이, MOS 커패시터의 게이트에 양의 전압을 인가하면, 게이트에 양전하(Q_m)가 유기되고, 이에 대응하는 음전하(Q_SD)가 실리콘(반도체) 표면에 유기된다. 이때, 음전하는 p형 반도체의 다수 캐리어인 정공(p_s)이 게이트의 양전하와의 척력에 의해 실리콘 표면에서 밀려나고, 그 자리에 남은 억셉터 음이온(N_a)에 의한 것이다(p_s < N_a). 즉, 캐리어가 없는 공핍 영역(Depletion region)이 형성되고 이러한 상태를 공핍 상태(Depletion mode)라고 한다.

[그림 4-5(b)]와 같이 게이트에 양의 전압이 인가되면 게이트의 페르미 준위는 가해준 전압(V)만큼 하강하고 산화막의 에너지 밴드도 경사지게 된다. 에너지 밴드의 경사가 양의 값을 가지므로 전계는 왼쪽에서 오른쪽으로 향하게 된다. 따라서 실리콘(반도체) 표면에는 음전하가 유기되고 실리콘(반도체) 표면으로 올수록 진성 에너지 준위(E_i)와 페르미 준위(E_Fs) 간의 차이가 감소하여 실리콘 표면의 밴드가 아래로 휘면서 공핍 영역이 형성된다. 공핍 상태는 \phi_s가 0 < \phi_ s < \phi _f의 범위가 되는 조건이다.

(4) 반전 상태(Inversion mode)와 문턱 전압(Threshold voltage)

공핍 상태에서 게이트에 인가되는 양의 전압을 계속 증가시키면, [그림 4-6(a)]와 같이 실리콘(반도체)의 소수 캐리어인 전자가 게이트의 양전하에 대응하기 위해 표면에 유기된다. 실리콘(반도체) 표면은 이제 정공(p_s)보다 전자의 농도(n_s)가 더 높아지게 되어 원래 p형 반도체이던 표면이 n형으로 바뀐 상태, 즉 반전 상태(Inversion mode)가 된다(n_s > p_s). 이를 p형 기판의 표면에 n형의 채널(Channel)이 형성되었다 하여 n-채널 소자라고도 한다(반대로 n형 기판의 경우는 p-채널 소자가 된다).

더욱이 [그림 4-6(b)]와 같이 공핍 상태(Depletion mode)보다 더 높은 양의 전압이 게이트에 인가되면, 에너지 밴드가 더욱 아래로 휘어지게 된다. 결국 페르미 에너지 준위(E_Fs)가 진성 페르미 준위(E_i)보다 위로 올라가고, 실리콘(반도체) 표면이 n형 반도체로 반전되는 현상이 발생한다. 이 영역은 \Phi_S 가 \Phi_F < \Phi_S < 2\Phi_F의 범위에 있는 약 반전(Weak inversion) 상태이며, 이때에도 공핍 영역의 폭은 계속해서 증가한다.

사실 약 반전 상태에서도 실리콘(반도체) 표면에 반전층이 생기기는 하지만, ‘전기적으로 유효한 전도성을 갖는 반전층(n-채널)이 어느 시점에 나타나는지’를 나타낼 수 있는 실질적 기준이 필요하다. 그 기준은 기존의 p형 반도체를 형성했던 억셉터 이온의 농도(N_a)와 반전층을 구성하는 전자의 농도(n_s)가 같아질 때이며, [그림 4-6(e)]에서와 같이\Phi_S = 2\Phi_F 가 되는 조건이다. 이를 강 반전(Strong inversion) 상태라 하고 이때 게이트에 인가된 전압을 문턱 전압(Threshold voltage, VTh)이라 정의한다. 강 반전 상태의 표면 전위(\Phi_S )는 반전 영역 내의 전자 농도의 식 n_p = \frac{n_i^2}{N_a} = n_i e^{\frac{E_F - E_i}{kT}}으로부터 구할 수 있고, 이는 다음 식과 같다(n_p는 p형 반도체 내의 소수 캐리어인 전자의 농도).

\phi_s(\text{inv.}) = 2\phi_F = 2 \dfrac{kT}{q} \ln \dfrac{N_a}{n_i} \quad \text{(식 4-1)}

강 반전 상태 이후(\phi_s > 2\phi_F)에서는 게이트에 인가된 전압을 높여주더라도, 표면 전위(\phi_s)의 변화가 거의 없어 공핍 영역이 더 이상 증가하지 않으며, 반전층의 전자 농도만 증가한다. 따라서 \phi_s = 2\phi_F에서 최대 폭(WM)의 공핍 영역이 생긴다.

한편, 게이트의 총 양 전하량(Q_m)은 실리콘(반도체)의 전하량(Q_s)과 균형을 이루게 되는데, 이때 실리콘(반도체)의 전하량(Q_s)은 공핍 영역의 억셉터 이온에 의한 음 전하량(Q_d)과 반전층의 전자에 의한 음 전하량(Q_n)의 합이 된다.

Q_m = -Q_s = -(Q_d + Q_n) = qN_a W_M - Q_n \quad \text{(식 4-2)}

[그림 4-6(d)]의 전위 분포도에서 게이트에 인가된 전압(V)은 산화막(V_i)과 실리콘의 공핍 영역(\phi_s )에 나뉘어 걸린다. 즉, V = V_i + ϕS이며 산화막에 걸리는 전압(V_i)은 산화막의 양단에 유기된 전하량(Q_m또는 Q_s)을 산화막의 정전용량(C_i)으로 나누면 된다. p형 기판의 경우 실리콘(반도체)의 전하량(Q_s)이 음의 값이므로 V_i는 양의 값을 가진다.

V_i = E_i d = -\dfrac{Q_s d}{\varepsilon_i} = -\dfrac{Q_s}{C_i} \quad \text{(식 4-3)}

(C_i: 산화막의 단위 면적당 정전용량, ε_i: 산화막의 유전상수(3.9), d: 산화막의 두께, E_i: 산화막 내 전계)

PN 접합 다이오드 단원의 (식 2-11)과 (식 4-1)로부터 강 반전 상태에서의 공핍 영역의 최대폭(W_M)과 공핍 영역의 전하량(Q_d), 강 반전층이 형성되는 데 필요한 문턱 전압(V_Th)을 다음 식과 같이 구할 수 있다.

W_M = \left[ \dfrac{2 \varepsilon_s \phi_s(\text{inv})}{q N_a} \right]^{1/2} = \left[ \dfrac{\varepsilon_s kT \ln (N_a / n_i)}{q^2 N_a} \right]^{1/2} \quad \text{(식 4-4)}

Q_d = -q N_a W_M = -2 (\varepsilon_s q N_a \phi_F)^{1/2} \quad \text{(식 4-5)}

V_{Th} = -\frac{Q_d}{C_i} + 2\phi_F \quad \text{(식 4-6)}

게이트 산화막에 걸리는 전압(V_i)은 실리콘 내의 공핍 영역의 전하(Q_d)와 반전층 전하(Q_n)의 합인 Q_s의 함수이나, 강 반전 상태에서는 Q_n≪Q_d이므로 Q_n에 의한 영향은 무시된다. 즉, 이상적인 경우의 문턱 전압은 공핍 영역에 \dfrac{Q_d}{C_i}만큼의 전하를 만들고 강 반전층을 유도(2\phi_F)할 수 있는 전압이라 정의할 수 있다.

3 실제 상황을 고려한 MOS 커패시터의 동작

지금까지는 게이트와 실리콘의 일 함수가 동일하고, 게이트 산화막에 아무런 계면 전하가 없는 이상적인 MOS 커패시터에 대해 설명하였다. 이제는 이러한 요인들을 고려한 실제적인 MOS 커패시터의 경우에 대해 설명하고자 한다.

(1) 일 함수 차이 고려

금속 게이트와 p형 실리콘 반도체의 일 함수 차이(\Phi_m - \Phi_s)가 [그림 4-7]과 같이 음의 값을 가지는 물질을 물리적으로 단순히 접합시키면 [그림 4-7(b)]와 같이 된다. 이 상태에서 게이트와 기판에 0V를 가하면 캐리어의 이동에 의해 두 물질 간의 페르미 준위가 일치되면서, 마치 게이트에 양의 전압을 인가한 것처럼 실리콘(반도체) 표면의 에너지 밴드가 아래로 휘게 되고 [그림 4-7(a)]와 같은 상황이 된다.

우리의 목표는 강 반전이 일어나는 문턱 전압(V_Th)을 구하는 데 있으므로, 이를 위해서는 항상 평탄 상태(Flat band mode)에서부터 시작해야 한다. 따라서 게이트에 \Phi_m - \Phi_s 만큼의 음전압을 인가하여 [그림 4-7(a)]를 다시 [그림 4-7(b)]와 같은 평탄 상태로 만들어야 한다. 이렇게 평탄 상태로 만들기 위해 가해 주는 전압을 평탄대 전압(Flat band voltage, V_FB)이라 하고, 다음과 같은 식으로 표현된다.

V_{FB} = \Phi_m - \Phi_s = \Phi_{ms} = \frac{E_{Fm} - E_{Fs}}{q} \quad \text{(식 4-7)}

[그림 4-8]은 n형 및 p형 반도체(n Si 및 p Si)의 기판 농도에 따른 다양한 게이트(알루미늄 금속, n⁺및 p⁺ 다결정 실리콘)와 실리콘 기판 간의 일 함수 차이(\Phi_{ms})를 나타낸 것이다. p⁺ 다결정 실리콘 외에는 전체 기판 농도에서 모두 일 함수 차이(\Phi_{ms})가 음의 값을 보인다. n형 반도체의 경우는 기판 농도의 증가에 따라 반도체의 일 함수(\Phi_{s} )가 감소하므로 일 함수 차이(\Phi_{ms} )가 줄어드는 반면, p형 기판인 경우는 그 반대이다. p⁺ 다결정 실리콘 게이트는 게이트의 일 함수(\Phi_{ms} )가 커, 모든 경우에 있어 일 함수 차이가 양의 값을 갖는다.

(2) 산화막 계면 전하 고려

게이트 산화막²에는 통상 실리콘의 열 산화를 통해 얻을 수 있는 고품질의 산화막을 사용하지만, 산화막 내 또는 산화막과 실리콘 계면에 존재하는 다양한 전하들로 인해 여전히 소자 특성에 영향을 미치고 있다. 실제 MOS 커패시터의 동작에서 이러한 산화막 계면 전하의 영향을 고려하기 위해서는, 다양한 위치 분포와 상이한 전하량을 갖는 여러 전하들을 실리콘과 산화막 계면에 위치한 양의 전하로 단순화하고, 원래의 특성과 유사하게 정의한 ‘단위 면적당 유효 등가 양전하(Q_i)’라는 개념을 도입해야 한다. 이렇게 정의된 양전하에 의해 실리콘(반도체) 표면에는 음전하(전자)가 유기되고, 에너지 밴드는 아래 쪽으로 휘게 된다. 그리고 이 상태에서, 앞서 설명한 일 함수 차이에서와 같이 음의 전압(Q_i/C_i)을 게이트에 인가하면, 유효 등가 양전하에 의해 휜 에너지 밴드를 다시 [그림 4-9]처럼 평탄대 상태(Flat band mode)로 만들 수 있다.

게이트 산화막²: 산화막 중에서 게이트 아래에 위치한 산화막을 일컫는 말

결과적으로 일 함수 차이의 영향과 유효 등가 양전하의 영향을 모두 고려하여, 다음과 같은 식으로 평탄대 전압(Flat band voltage, V_FB)을 표현할 수 있다.

V_{FB} = \Phi_{ms} - \dfrac{Q_i}{C_i} \quad \text{(식 4-8)}

4 문턱 전압(Threshold voltage)의 정의 및 제어

(1) 문턱 전압의 정의 및 고찰

지금까지 이상적인 경우와 실제에서의 MOS 커패시터의 동작 원리에 대해 살펴보았다. 이제부터는 각 경우에서 별개로 정의했던 문턱 전압에 대해 통합적으로 정리하고자 한다. 문턱 전압은 앞서 정의한 바와 같이, 강 반전 상태를 만들기 위해(\phi_S = 2\phi_F가 되는 조건) 게이트에 인가되는 전압을 말하며, ① 평탄대 전압(V_FB), ② 공핍 영역 전하 수용 전압(Q_d), ③ 반전층 형성 전압(\phi_F)의 세 항으로 구성된다. 이들을 전체적으로 정리하면 다음 식과 같고, 물리적 의미는 채널에 캐리어를 만들어내기 위한 최소한의 전압이다.

V_{Th} = V_{FB} - \frac{Q_d}{C_i} + 2\phi_F = \Phi_{ms} - \frac{Q_i}{C_i} - \frac{Q_d}{C_i} + 2\phi_F \quad \text{(식 4-9)}

각 항의 부호에 대해 생각해 보면, 먼저 일 함수의 차이(\phi_{ms})는 [그림 4-8]에서와 같이 n, p 채널 소자에 대해 모두 음의 값을 가진다(단, p⁺ 다결정 실리콘은 제외). 두 번째 항의 산화막 계면 전하 또한 양의 유효 등가 전하(Q_i)로 정의하였으므로 전체적으로는 역시 음이다. 세 번째 항인 공핍 영역의 전하(Q_d)는 p형 기판(n-채널)의 억셉터 이온의 경우에 양의 값, n형 기판(p-채널)의 도너 이온의 경우에는 음의 값을 가지게 된다. 마지막으로 강 반전에 필요한 전압 2\phi_F 의 \phi_F 는 (E_i - E_F)/q로 정의되는 항으로, n채널 소자의 경우 양의 값을 가지고, p채널의 경우 음의 값을 갖는다. 한편, 문턱 전압 수식에서 Q_i/C_i를 제외한 모든 항목은 도핑 농도의 함수로서, 이 중 일 함수의 차이(\phi_{ms} )와 반전층 형성 전압(\phi_F )은 농도 변화에 비교적 둔감한 편이고, 농도 변화에 가장 민감한 항목인 공핍 영역의 전하(Q_d)는 (식 4-5)와 같이 도핑 농도의 제곱근에 비례한다. 최근 산화 공정 기술의 발전에 따라 Q_i 값 자체가 많이 감소하였고, 산화막 두께의 감소로 C_i 값도 증가하여 Q_i/C_i 항은 거의 무시할 수 있게 되었다.

(2) 문턱 전압의 제어 방법

이번에는 문턱 전압을 제어하는 방법을 설명한다. 먼저 적정한 일 함수를 갖는 게이트 물질을 선택함으로써 문턱 전압을 제어하는 방법이다. 예를 들어, 앞서 살펴본 바와 같이 p채널 소자의 문턱 전압은 모두 음의 값을 가져 문턱 전압의 절댓값이 매우 높아지는 문제가 있었다. 이에 따라 적절한 문턱 전압 제어를 위해서 [그림 4-8]과 같은 p⁺ 다결정 실리콘 게이트를 적용하는 경우가 있다.

한편, 소자 축소(Scale-down) 경향에 따라 동작 전압이 감소하여, 이에 따른 문턱 전압의 감소는 필연적이게 되었다. 문턱 전압의 감소와 함께 단 채널 효과(Short channel effect)의 억제도 문턱 전압의 제어에 있어 매우 중요한 과제이다. 앞서 고찰한 바와 같이 문턱 전압은 기판의 도핑 농도에 의존하므로, 기판 계면에 국부적으로 정확한 깊이와 농도의 도핑을 위한 이온 주입 공정³을 적용하고 있고, 단 채널 효과의 억제와 문턱 전압의 분포 개선을 위한 공정 개발 및 개선이 꾸준히 이어지고 있다. 그리고 한가지 더, 문턱 전압에 영향을 주는 또 다른 요소인 게이트 산화막 두께를 고려해야 한다. 문턱 전압의 감소 추세에 따라 게이트 산화막의 두께도 감소하고 있으나, 실리콘 산화막(SiO₂)을 통한 직접 터널링에 의해 누설 전류가 증가하여 한계에 와 있는 상황이기 때문이다. 이를 극복하기 위해 앞서 언급한 고 유전율 절연막 공정 등이 도입되고 있다. 최근 고 유전율 절연막 금속게이트(HKMG) MOSFET에서는 nMOS와 pMOS에 상이한 일 함수를 갖는 금속게이트 물질을 사용하여 문턱 전압을 조절하기도 한다.

이온 주입 공정³: 반도체가 전기적 특성을 갖게 하기 위해, 결정 구조에 도펀트(Dopant)를 주입하는 공정

마지막으로 기판에 인가하는 바이어스에 의한 문턱 전압 제어 방법이 있다. 기판에 역방향 바이어스를 인가하면 0V를 인가할 때보다 실리콘(반도체) 표면(채널)의 공핍 영역이 확장되고, 이 때문에 증가한 공핍 영역의 전하를 보상하기 위해 게이트 전압이 더 필요하게 되어 문턱 전압의 상승을 가져오게 된다. 이러한 기판 바이어스 효과는 기판의 농도 증가 없이 문턱 전압을 증가시켜 오프 전류(Off-current)를 개선하고, 비트라인(Bitline)⁴ 접합 정전용량(Junction capacitance)을 감소시키기 위해 DRAM 기억소자에서 적용하는 방법이다. 일부 모바일 제품에서는 대기 전류의 감소를 위해, 동작 시에는 기판에 0V를 인가하고 대기(Stand-by) 시에는 기판 바이어스를 인가하여 대기 전류 감소 목적으로 사용하기도 한다.

비트라인⁴: 데이터를 읽고 쓸 때 데이터의 입출력 역할을 하는 선