메모리

1 메모리 소자 계층도(Memory hierarchy)

전통적인 폰 노이만(Von Neumann) 구조의 컴퓨터 시스템에 사용되는 메모리 계층도(Memory hierarchy)는 [그림 6-1]과 같다. 계층도의 최상위에는 캐시(Cache) 메모리가 위치해 있으며, 주로 중앙 처리 장치(Central Processing Unit, CPU)에 내장되어(Embedded) 빈번하게 사용하는 데이터를 저장하는 등 CPU와 긴밀하게 통신하는 메모리이다. 이는 메모리 중에서 가장 빠르지만 단위 면적당 단가가 가장 높은 SRAM으로 구성되어 있다.

캐시 메모리의 바로 아래층에는 컴퓨터의 주 메모리(Main memory) 역할을 하는 DRAM(Dynamic Random Access Memory)이 위치하고 있다. DRAM은 SRAM보다는 느리지만 단순한 구조로 이루어져 있어, 가격이 저렴하면서 대용량의 데이터를 저장할 수 있다는 장점이 있다. DRAM의 아래층으로 내려오면 낸드 플래시(NAND Flash) 메모리가 있다. 낸드 플래시 메모리는 DRAM보다 많이 느리지만, 단위 실리콘 면적당 메모리 용량을 크게 하여 제품 단가를 낮춘 메모리이다. 주로 SSD(Solid State Driver)나 외장 USB(Universal Serial Bus) 메모리 형태로 사용되며, 단가 하락에 힘입어 기존의 하드 디스크 드라이버(Hard Disk Driver, HDD)를 빠르게 대체하고 있는 중이다. 마지막으로 계층도의 최하위에는 클라우드 스토리지(Cloud storage)가 있다. 이는 클라우드 컴퓨팅(Cloud computing)의 한 갈래이며, 인터넷상으로 제공되는 저장 공간에 본인의 정보를 저장해 두고, 필요할 때마다 본인의 단말기를 통해 정보를 불러올 수 있는 기술이다. 매우 편리한 기능이지만 속도가 느리고, 보안상의 문제 및 인터넷이 연결된 곳에서만 접근이 가능하다는 등의 문제가 있다.

전체적으로 계층도를 정리해보면, 계층도의 아래로 갈수록 동작 속도는 느려지지만, 메모리 용량은 증가하고 이에 따라 가격은 내려가는 양상이다. SRAM과 DRAM은 전원이 인가되지 않으면 데이터가 사라지는 휘발성(Volatile) 메모리인 데 반해, 나머지 메모리는 데이터가 사라지지 않는 비휘발성(Nonvolatile)메모리이다. 이어지는 절에서는 이 중 SRAM, DRAM, 낸드 플래시 메모리에 대해 상세히 설명하고자 한다.

2 SRAM(Static Random Access Memory)

(1) CMOS 인버터 회로

CMOS 디지털 회로를 구성하는 가장 기본적인 논리 게이트이자, 논리값을 반전시키는 기능을 수행하는 CMOS 인버터의 구조와 동작 원리, DC 특성 등에 대해 알아보도록 하자.

①CMOS 인버터의 구조와 동작 원리

통상 CMOS 인버터는 [그림 6-2(a)]과 같이 증가형(Enhancement-type) pMOS가 부하(Load) 소자로, 증가형 nMOS가 구동(Driver) 소자로 구성된다. pMOS의 소스(Source)는 전원 V_DD에 연결되고, nMOS의 소스는 접지 V_SS에 연결되며, 입력 V_in은 nMOS와 pMOS의 게이트(Gate)에, 출력 V_out은 부하 소자와 구동 소자의 드레인 접점에서 얻어진다.

[그림 6-2(b)]는 n-well과 p-well로 구성된 Twin well CMOS 공정으로 제작된 CMOS 인버터의 단면도이다. pMOS의 기판(n-well)은 n⁺ 확산영역(n-well 컨택)을 통해 V_DD에 연결되고, nMOS의 기판(p-well)은 p⁺ 확산영역(p-well 컨택)을 통해 V_SS에 연결된다. n-well 컨택에 의해 n형 기판과 pMOS소스/드레인의 PN 접합에, p-well 컨택에 의해 p-well과 nMOS 소스/드레인의 PN 접합에 역방향 바이어스가 각각 인가되어 pMOS와 nMOS가 정상적으로 동작할 수 있게 된다. 개략적인 CMOS 인버터의 동작은 [그림 6-3]과 같다. [그림 6-3(b)]와 같이 입력 V_in이 논리값 ‘0’(0V)인 경우에 pMOS는 도통되고 nMOS는 차단 상태가 되어, 출력전압 V_out은 V_DD가 되며, 부하 소자가 도통되어 출력에서 논리값 ‘1’이 얻어지므로 부하 소자인 pMOS를 풀업(Pull-up) 소자라 한다. 반대로, [그림 6-3(c)]와 같이 입력 V_in이 논리값 ‘1’(V_DD)인 경우에, pMOS는 차단 상태가 되고 nMOS는 도통되어, 출력전압 V_out은 0V가 된다. 구동 소자가 도통되어 출력에 논리값 ‘0’이 얻어지므로 구동 소자인 nMOS를 풀다운(Pull-down)소자라고 한다.

②CMOS 인버터의 전달 특성과 잡음 여유

CMOS 인버터 회로에 인가되는 입력전압 V_in의 변화에 따른 출력전압 V_out의 변화를 전압 전달 특성(Volage Transfer Characteristic, VTC) 또는 DC 전달 특성이라고 한다. [그림 6-4]는 x축을 V_in으로, y축을 V_out으로 하는 일반적인 CMOS 인버터의 VTC 곡선이다. V_in이 0에 가까우면, V_out은 전원전압 V,에 가까운 값(논리 ‘1’)이 되며, 반대로 V_in이 V_DD에 가까우면, V_out은 0V에 가까운 값(논리 ‘0’)이 되어 입력과 출력의 논리값이 서로 반대가 되는 관계를 보인다.

[그림 6-4]의 VTC 곡선의 y축에서는 인버터의 출력전압과 관련된 파라미터들이 정의되는데, 논리 ‘1’과 논리 ‘0’에 대한 출력전압 V_OH와 V_OL을 각각 정의할 수 있고, 이때 V_OH와 V_OL의 차이를 논리 스윙(Logic swing)이라고 한다. 통상 V_OH가 전원 전압 V_DD에 가까울수록, V_OL이 0V(V_SS)에 가까울수록 양호한 DC 특성을 보인다고 할 수 있다.

VTC 곡선의 x축에서는 인버터의 입력전압과 관련된 파라미터가 정의되는데, 논리 ‘0’으로 인식될 수 있는 최대 입력전압을 V_IL이라 하고, 논리 ‘1’로 인식될 수 있는 최소 입력전압을 V_IH라고 정의한다. V_IH과 V_IL은 VTC 곡선의 기울기가 -1인 점에서 각각 정의된다. 또한 VTC 곡선에서 V_in과 V_out이 동일해지는 점을 스위칭 문턱 전압(Switching threshold voltage, Vinv)으로 정의한다. 통상 디지털 회로의 전압은 V_DD 및 V_SS의 변동, 신호 간 간섭 등 다양한 원인들에 의해 이상적인 값과 차이가 날 수 있는데, 이러한 전압 변동은 회로 동작에 전기적인 잡음으로 작용한다. 논리 게이트가 이러한 잡음의 영향에 얼마나 둔감한지는 잡음여유(Noise margin)로 표현한다.

[그림 6-5(a)]와 같이 동일한 특성을 갖는 두 개의 인버터가 직렬로 연결된 경우, 두 번째 인버터가 제대로 동작하기 위해서는 INV₁의 V_OL, V_OH와 INV₂의 입력전압 파라미터 V_IL, V_IH 사이에는 V_OL < V_IL, V_OH > V_IH 조건이 충족되어야 한다. 즉, INV₁의 V_OL이 INV₂의 V_IL보다 작아야 하며, INV₁의 V_OH가 INV₂의 V_IH보다 커야 정상적인 논리 동작이 가능하다. 이를 토대로 인버터의 잡음 여유를 [그림 6-5(b)]와 같이 나타낼 수 있으며, 논리 ‘0’에 대한 잡음여유(Noise Margin Low, NM_L)와 논리 ‘1’에 대한 잡음여유(Noise Margin High, NM_H)를 다음과 같이 정의할 수 있다.

NM_L = V_IL - V_OL

NM_H = V_OH - V_IH

이로부터 _VOL이 0V에 가까울수록 논리 ‘0’에 대한 잡음여유가 커지고, V_OH가 V_DD에 가까울수록 논리 ‘1’에 대한 잡음여유가 커짐을 알 수 있다. 즉, V_IL과 V_IH가 논리 스윙 범위의 중앙에 가까울수록 잡음여유가 커지는 것이다. 인버터의 논리 동작이 정상적으로 수행되기 위해서는 잡음여유가 0보다 커야 하며, 잡음여유가 클수록 전압 변동에 대한 영향을 적게 받아 회로가 안정적으로 동작할 수 있다.

③CMOS 인버터의 DC 특성

앞서 살펴 본 CMOS 인버터의 DC 전달 특성은 CMOS 인버터를 구성하는 pMOS와 nMOS의 전압-전류 특성 곡선([그림 6-6] 참조)으로부터 얻을 수 있다.

[그림 6-6]과 같이 nMOS, pMOS가 별개로 존재할 경우에는 각각의 입력전압에 따라 출력전류를 독립적으로 조절할 수 있으나 인버터 회로가 구성되면 입출력 단자를 공유하므로 [그림 6-7(a)]와 같이 nMOS, pMOS가 가질 수 있는 바이어스가 고정되어 출력전압 및 전류가 특정 조건으로 한정된다. [그림 6-7(a)]에는 A부터 E까지의 5가지 입력전압에 대한 nMOS와 pMOS의 동작 모드가 나타나 있고, [그림 6-7(b)]와 [그림 6-7(C)]에는 각 입력전압에 따른 CMOS 인버터의 DC 전달 및 전류 특성을 보여 주고 있으며, 이들 전체를 정리하여 [표 6-1]에 나타내었다.

V_Tp²: pMOS의 문턱 전압(Threshold voltage)

(2) SRAM 개요

SRAM은 정적 랜덤 액세스 메모리(Static Random Access Memory)를 의미하며, 속도가 빠른(고속) 특성 때문에 컴퓨터를 비롯한 모든 전자 장치의 캐시 메모리(Cache memory)로 주로 사용된다. SRAM의 셀 구조는 [그림 6-8]과 같이 6개의 트랜지스터(6T SRAM)³로 구성되어 있으며, 데이터 저장 역할을 하는 교차 결합의 CMOS 인버터(Inverter)와 데이터를 읽고 쓸 때 데이터의 입출력선 역할을 하는 비트라인(Bit-Line, BL 또는 /BL), 그리고 메모리 셀을 연결하거나 끊는 등의 스위치 역할을 하는 2개의 엑세스(Access) nMOS로 구성된다.

P1, P2, N1, N2, N3, N4 트랜지스터³

CMOS 인버터의 nMOS(N1, N3)를 풀다운(Pull-down) 트랜지스터, pMOS(P1, P2)를 풀업(Pullup)트랜지스터라고 하며, pMOS의 소스에는 동작 전압(VCC)이, nMOS의 소스에는 V_SS(0V)가 인가된다. 액세스 nMOS의 게이트를 워드라인(Word-Line, WL)이라 하는데, 한쪽은 CMOS 인버터에, 다른 한쪽은 비트라인 쌍(BL, /BL)에 연결된다. 비트라인은 항상 BL과 /BL 쌍으로 구성되며, /BL은 BL 논리값의 상보(Complementary)⁴ 값을 갖는다.

상보⁴: 서로 모자란 부분을 보충함. 여기서는 서로 반대의 데이터를 갖는다는 의미임.

데이터 저장 원리는 간단하다. 예를 들어 첫 번째 인버터의 입력이 논리 ‘1’이면 출력은 논리 ‘0’이 되고, 이 출력이 다른 두 번째 인버터의 입력이 되어 출력은 논리 ‘1’이 된다. 이는 첫 번째 인버터의 입력 값과 같은 값이며, SRAM에 전력이 공급되는 한 신호의 입력 논리는 계속 유지(Latch)될 것이다. 따라서 커패시터(Capacitor) 회로를 사용하는 DRAM(Dynamic RAM)처럼 전하 누출이 일어나지 않아 주기적인 리프레시(Refresh) 동작이 필요하지 않으므로, 동적(Dynamic)이라는 말 대신에 정적(Static)이라는 용어를 쓰게 된 것이다. 또한 SRAM의 Random Access(임의 접근)는 임의의 메모리 위치 주소가 주어졌을 때, 여러 메모리 셀 중에서 원하는 셀에 바로 접근이 가능하다는 의미로 사용하게 되었다.

SRAM은 DRAM에 비해 동작 속도가 훨씬 빠르다. 이는 DRAM에서 필요한 리프레시 동작 시간과 쓰기 및 읽기 동작 시 커패시터를 충·방전시킬 시간이 필요하지 않기 때문이다. 그러나 6개의 트랜지스터로 구성되는 만큼 셀의 면적이 크고, 고 집적화가 어렵다는 단점이 있다. 이 외에도 전원이 꺼지면, 데이터를 저장하고 있는 교차 결합 인버터의 전원(V_DD, V_SS)이 공급되지 않아 데이터를 유지할 수 없다는 단점이 있다(휘발성 메모리).

(3) SRAM의 읽기(Read) 동작

SRAM의 읽기(Read) 동작은 [그림 6-9]와 같다.

ⅰ) 먼저 단자 A에 논리 ‘0’, /A에 논리 ‘1’이 저장되어 있다고 가정한다.

ⅱ) 이 상태에서 N1, P2 트랜지스터는 ON 상태, N3, P1은 OFF 상태이다.

ⅲ) 읽기 동작 전 대기 상태에서 이미 예비 충전(Pre-charge)되어 있던 양 비트라인(BL, /BL)의 예비 충전 전원을 끊어 부유(Floating)
시킨다.

ⅳ) 워드라인(WL)을 ON시킨다.

ⅴ) BL에 충전되어 있던 전하가 N2 및 N1을 통해 접지로 빠지면서 BL의 전위는 0V로 내려가 단자 A의 논리 ‘0’이 BL에 반영된다. 이때, 단자 A의 전위가 BL의 높은 전위에 의해 일시적으로 상승하게 되는데, N2 대비 N1 트랜지스터의 전류 구동 능력이 낮으면 이러한 전위의 상승이 심해져 논리 값이 바뀌어 버리는 불량이 발생할 수 있다. 따라서 통상, N1 트랜지스터의 폭(Width)은 N2의 폭보다 크게 설계한다 (W_N1≒1.5W_N2).

ⅵ) 단자 /A는 원래 논리 ‘1’이었으므로 /BL의 논리 ‘1’에 대해 순간적인 전위의 상승을 보이지만 별 문제 없이 원래의 값을 유지하게 된다.

ⅶ) 전압 감지 증폭기(Sense Amplifier, S/A)가 BL과 /BL의 전위차를 감지 및 증폭하여 데이터를 외부로 내보낸다.

ⅷ) 워드라인을 OFF시킨다.

(4) SRAM의 쓰기(Write) 동작

SRAM의 쓰기(Write) 동작은 [그림 6-10]과 같다.

ⅰ) 단자 A에 논리 ‘0’, /A에 논리 ‘1’이 저장되어 있다고 가정한다.

ⅱ) 이 상태에서 N1, P2 트랜지스터는 ON, N3, P1은 OFF 상태이다.

ⅲ) 이제, 이전과는 반대로 A에 논리 ‘1’, /A에 논리 ‘0’을 쓰고자 한다.

ⅳ) 외부에서 BL에 논리 ‘1’, /BL에 논리 ‘0’에 해당하는 전압을 인가한다.

ⅴ) 워드라인(WL)을 ON시킨다.

ⅵ) ON 상태였던 P2와 N4 트랜지스터를 통해 0V로 인가된 /BL로 전류가 흐르면서 단자 /A의 전위가 내려간다. 이때, ON 상태에 있던 P2 트랜지스터의 전류 구동 능력보다 N4의 전류 구동 능력이 커야 /A 단자의 전위가 내려갈 수 있다(W_N4≒1.5W_P2).

ⅶ) 내려간 단자 /A의 전위로 인해 단자 A의 전위는 올라가고 단자 A와 /A의 논리 값이 이전 상태와 반대로 바뀌어 쓰기 작업이 달성된다.

ⅷ) 워드라인을 OFF시킨다.

(5) SRAM 셀 크기 조정(Sizing)

앞에서 설명한 SRAM의 동작을 정리하면, 읽기 동작과 쓰기 동작에서 한가지 상충된 사실을 이끌어 낼 수 있다. 읽기 동작 시에는 비트라인(BL) 전위에 의해 셀의 논리 값이 바뀌지 않아야 하는 반면, 쓰기 동작 시에는 셀이 새로운 값으로 바뀌어야 한다는 사실이다. 이를 위해, [그림 6-11]과 같이 셀의 트랜지스터 크기(Size)를 정밀히 조정할 필요가 있다. 즉, 두 인버터를 구성하는 nMOS, pMOS와 액세스 nMOS의 크기가 대칭적으로 동일해야 하며, 그 크기는 인버터 풀 다운 nMOS(N1, N3), 액세스 nMOS(N2, N4), 풀업 pMOS(P1, P2) 순이어야 한다.

3 DRAM(Dynamic Random Access Memory)

DRAM은 1966년 IBM의 연구원이었던 R.H Dennard에 의해 발명되었고, 이후 수많은 발전을 거듭하여 서버, PC 등의 컴퓨팅(Computing) 장치는 물론, 모바일(Mobile) 기기 및 TV 등을 포함한 거의 모든 전자 기기에 사용되고 있다. 상대적으로 빠른 동작 속도와 큰 메모리 용량 덕분에 주 메모리(Main memory) 역할을 하고 있고, 반도체 산업에서 매우 중요한 위치를 차지하는 메모리 소자이다.

(1) DRAM 셀(Cell)의 구조

기본 DRAM 셀은 [그림 6-12]와 같이 MOS 트랜지스터(Transistor) 1개와 커패시터(Capacitor) 1개로 구성된 1T1C 구조를 갖는다. 각 셀에는 1비트(Bit)의 정보가 저장될 수 있다. DRAM 셀에서 MOS트랜지스터는 스위치 역할을 하고, 커패시터는 데이터 저장의 역할을 한다.

세부적으로 DRAM 셀의 구조를 살펴보도록 하자. 먼저 셀 트랜지스터의 한쪽은 데이터가 드나드는 비트라인(BL)과 연결되고, 다른 한쪽은 데이터가 저장되는 셀 커패시터에 연결되어 있다. 셀 트랜지스터는 비트라인과 커패시터 사이를 연결하거나 끊는 스위치 기능을 하여, 접근(Access) 또는 관통(Pass) 트랜지스터라고도 불린다. 이 트랜지스터의 게이트(Gate)를 워드라인(Wordline, WL)이라고 하는데, 뒤에서 설명할 가로, 세로 메트릭스(Matrix) 구조의 셀 어레이(Cell array)에서 가로(Row, 행, X) 주소(Address)가 지정됐을 때 선택되는 라인(Line)을 말한다. 워드라인은 원래 n형으로 고농도 도핑된 다결정 실리콘 물질이면서 2차원 평면 구조였으나, 최근에는 텅스텐 또는 티타늄 질화물(TiN)과 같은 금속 물질과 3차원 입체 구조로 변화하였다. 다음, 비트라인(BL)은 텅스텐 등의 금속 물질로 되어 있으며, 쓰기나 읽기 동작 시에 셀 외부에서 셀 내부로(쓰기), 혹은 그 반대 방향(읽기)으로 데이터가 이동하는 통로 역할을 하는 선이다. 후술할 가로, 세로 매트릭스 구조의 셀 어레이에서 세로(Column, 열, Y) 주소가 지정됐을 때, 바로 이 비트라인이 선택된다. BL은 항상 반대의 데이터를 갖는 /BL와쌍(Pair)으로 동작하며, 그 이유에 대해서는 후술할 DRAM 셀의 읽기(Read) 동작에서 상세히 설명하도록 하겠다.

데이터를 저장하는 셀 커패시터에 대해 살펴보자. 셀 커패시터의 두 전극 중 셀 트랜지스터에 가까운 하부 전극은 스토리지 노드(Storage Node, SN)라 하고, 상부 전극은 셀 플레이트(Cell Plate, CP)라고 한다. 두 전극은 초기에 다결정 실리콘 물질이었다가 최근 티타늄질화물(TiN) 또는 루테늄(Ru) 등의 금속 물질로 변화되었다. 두 전극 사이에는 유전체가 삽입되어 있는데, 이 또한 초기에는 SiO_2/Si_3N_4(ON)였다가 최근 고 유전율의 물질로 변화되었다.

nMOS의 소스는 드레인 대비 낮은 전압이 인가되는 단자이므로 DRAM 셀의 경우는 비트라인(BL)이나 커패시터의 스토리지 노드(SN) 중 높은 전압이 인가되는 쪽이 드레인이 된다. 즉, 소스와 드레인이 정해져 있지 않은 구조인 것이다. 지금부터는 셀 트랜지스터의 소스와 드레인 접합(Junction)과 비트라인(BL) 및 스토리지 노드(SN)가 어떻게 연결되는지 알아보도록 하겠다. [그림 6-13]과 같이 셀 트랜지스터의 게이트(WL, 워드라인) 사이에는 n형 불순물이 도핑된 다결정 실리콘층이 형성되는데 이를 랜딩 플러그(Landing Plug, LP)라고 한다. 여기서 비트라인(BL)이 비트라인 콘택(BL Contact, BLC)을 통해 이 랜딩 플러그(LP)와 접속하고, 셀 트랜지스터와 연결된다. 커패시터의 스토리지 노드(SN)부는 랜딩 플러그(LP) 위에 n형 불순물이 도핑된 다결정 실리콘의 스토리지 노드 콘택-1과 2 플러그(Storage Node Contact 1&2, SC1&2 plug)를 순차적으로 형성함으로써, 스토리지 노드(SN)와 셀 트랜지스터를 연결시킨다. DRAM 제작 공정은 업체마다 상이하고 복잡하므로, 본 서에서는 다루지 않기로 한다.

(2) DRAM 셀에 사용되는 내부 전압

DRAM의 외부에서 인가되는 동작 전압은 내부의 전압 생성 회로를 거쳐 다양한 전압 수준으로 변환되어 사용된다. 동작 전압은 저 전력화 추세에 따라 기존 3.3V의 SDR(Single Data Rate DRAM)에서 현재는 D(Double) DR-5의 1.1V까지 감소되어 왔다([그림 6-14(a)] 참조).

DRAM의 내부 전압에는 셀 커패시터의 스토리지 노드에 걸리는 전압(V_SN)과 트랜지스터의 게이트에 걸리는 워드라인 전압, 그리고 V_BL 및 V_CP, V_BB가 있는데, 순서대로 알아보기로 하자. 우선, [그림 6-14(b)]와 같이 셀 커패시터의 스토리지 노드(SN)단에 걸리는 전압 중 논리 ‘1’을 나타내는 전압을 코어 전압(Core voltage, V_CORE)이라고 한다.⁵ 즉, ‘1’이 저장된 경우에는 셀 커패시터의 스토리지 노드(SN)에 코어 전압(V_CORE)이 걸리고, ‘0’이 저장된 경우에는 접지 전압(V_SS)이 인가된다는 것이다. 코어 전압(V_CORE)은 DRAM의 동작 전압보다 낮은 값을 갖는다.

물론 논리 ‘0’은 접지 전압(V_SS) 0V임.⁵

셀 트랜지스터의 게이트(WL)에는 V_PP라는 전압이 인가된다. 이 전압은 DRAM에서 사용되는 전압 중 가장 높은 전압으로서, DRAM 내의 승압 회로에 의해 생성된다. 이렇게 높은 전압을 설정하는 이유는 셀에 논리 ‘1’ 저장 시, 비트라인(BL)에 인가된 코어 전압(V_CORE)이 셀 트랜지스터를 통해 스토리지 노드(SN)에 온전히 전달되게 하기 위함이다. 셀에 논리 ‘1’을 저장한다는 것은 워드라인(WL)에 전압을 인가하여 셀 트랜지스터를 ON시킨 후, 외부로부터 비트라인(BL)에 논리 ‘1’의 코어 전압(V_CORE)을 인가하여 코어 전압(V_CORE)이 스토리지 노드(SN)까지 전달되도록 하는 동작을 의미한다. 만약 [그림 6-15]와 같이 워드라인(WL) 전압이 코어 전압(V_CORE)에 비해 충분히 높지 않다면, 쓰기 동작에서 비트라인(BL) 대신 상대적으로 전압이 낮은 스토리지 노드(SN) 접합부가 소스가 된다(해당 스토리지 노드(SN)가 논리 ‘0’ 데이터를 저장하고 있는 경우). 그리고 시간이 경과함에 따라 소스 전압이 상승해 워드라인(WL)인 게이트의 전압(VG)과 소스인 스토리지 노드 접합부 전압(V_S)의 차이(V_G -V_S, V_GS)가 셀 트랜지스터의 문턱 전압(V_Th)과 같게 되는 순간, 셀 트랜지스터는 OFF 상태가 된다. 더 이상 스토리지 노드(SN) 접합부의 전압이 상승하지 않아 스토리지 노드(SN)의 전압이 코어 전압(V_CORE)에 도달하지 못하게 되는 것이다. 따라서 워드라인(WL) 전압은 코어 전압(V_CORE)보다 높게 설정해야 하며, 통상 ‘코어 전압(V_CORE) + 3V_Th 레벨’ 또는 게이트 산화막의 신뢰성 등을 고려한 적정 수준으로 설정해야 한다. 또한, 트랜지스터를 OFF하기 위해서는 통상 0V를 게이트에 인가하는데, 소자 미세화로 인해 트랜지스터의 문턱 전압이 감소하면서 OFF 상태 누설 전류(I_OFF)를 무시하지 못하게 되었고, 0V가 아닌 음의 전압을 인가해 오프 상태 누설 전류(I_OFF)를 억제하는 방안이 제안되어 사용 중에 있다. 이를 부-워드라인 전압(Negative Wordline, NWL) 구조라 한다.

다음은 비트라인(BL) 예비 충전 전압(Pre-charge voltage)을 의미하는 V_BL과 셀 커패시터의 셀 플레이트 전압을 의미하는 V_CP이다. 두 전압 모두 \frac{1}{2}V_CORE를 사용하고 있다. 각각의 전압을 이렇게 설정한 이유는, 첫째, 비트라인 예비 충전 전압(V_BL)의 경우 논리 ‘1’ 또는 ‘0’ 신호를 감지 후 증폭 시에 동작 속도와 전력 소모 측면을 고려하기 위함이고, 둘째, 셀 플레이트 전압(V_CP)의 경우 셀 커패시터 유전체의 신뢰성을 제고하기 위함이다. 한편 [그림 6-14]의 우측 하단과 같이, 비트라인(BL)에는 이웃한 여러 전극들 간에 의도치 않게 자연적으로 형성된 기생 정전용량이 존재하는데, 이를 BL 기생 정전용량(BL parasitic capacitance,CB)이라고 한다. V_BL과 V_CP, C_B에 대해서는 후술할 DRAM 동작에서 상세히 설명하겠다.

마지막으로 음의 전압을 인가해주는 기판 전압(V_BB)이 있다. 이렇게 기판 전압에 음전압을 인가하는 목적에는 두 가지가 있다. 첫째, 기판 바이어스 효과에 의해 셀 트랜지스터의 문턱 전압을 증가시켜 오프 상태 누설 전류(I_OFF)를 줄이기 위함이고, 둘째, 셀 트랜지스터의 소스, 드레인과 기판 사이의 공핍 영역 폭(Depletion width)을 증가시켜 비트라인 기생용량(C_B)을 감소시킬 수 있기 때문이다.

(3) DRAM의 아키텍처(Architecture)⁶

아키텍처⁶: 컴퓨터의 기능적 구조(소프트웨어) 또는 물리적 구조(하드웨어)를 의미함. 여기서는 DRAM의 회로 구성 또는 구조를 의미함.

업체 및 제품에 따라 상이하지만, 기본적인 DRAM 칩(Chip)의 평면도(Floor plan)는 [그림 6-16]과 같다. DRAM 칩은 크게, 주변 회로(Peripheral circuitry), 코어 회로(Core circuitry) 및 셀 에레이(Cell array)로 구성되며, 코어 회로와 셀 어레이를 합쳐 셀 매트(Cell mat)라고 한다. 주변 회로는 칩 중앙부의 가로, 세로 라인에 각종 제어회로 및 입출력 패드(I/O pad), 그리고 행(Column)과 열(Row)의 디코더(Decoder) 등으로 구성된다. 코어 회로는 감지 증폭회로(Sense Amplifier, S/A) 및 부 워드라인 드라이버(Sub-Wordline Driver, SWD), 그리고 Sub-hole Control(S/C) 회로로 구성되며, 각각은 다음과 같은 역할을 한다.

이 외에도, [그림 6-16]의 평면도에서 ‘Bank’라는 개념을 찾을 수 있다. 뱅크(Bank)란 셀 매트를 블록 형태로 구분한 것을 말한다. DRAM은 내부에서 입출력을 공유하지만 독립적으로 제어가 가능하므로, 마치 복수의 DRAM이 내부에 존재하는 것처럼 동작한다. 또 한가지, 바로 셀 효율(Cell efficiency)이라는 중요한 파라미터가 있는데 이는 전체 칩 면적에서 셀 어레이가 차지하는, 즉 순수하게 셀이 차지하는 면적의 비율로 정의되며, 통상 40~50% 수준이다. 이 값이 클수록 칩이 경제적으로 설계되었다는 의미이고, 모든 회로 설계는 JEDEC(Joint Electron Device Engineering Council) 등의 사양을 기본적으로 만족해야 한다.

(4) DRAM의 동작 원리

① DRAM 셀 어레이와 감지 증폭기(Sense Amplifier, S/A) 회로

DRAM의 동작 원리를 설명하기 전에, 셀 매트 내 셀 어레이와 감지 증폭기(S/A) 회로의 구조를 설명하고자 한다. 후술할 내용들은 셀 어레이 구조 중에서도 [그림 6-17]에 나타낸 폴디드 비트라인(Folded BL) 구조를 기준으로 하겠다. [그림 6-17]의 좌측부터 보면, 점선 박스로 둘러진 부분이 ⓐ 셀 어레이(Cell array)이고, 그 우측의 회로가 ⓑ 감지 증폭기(S/A)이다. 감지 증폭기는 SRAM 셀과 같이 CMOS 인버터의 입출력이 서로 교차되어 있다. 그 우측의 회로는 ⓒ 등전위 회로(Voltage Equalization Circuit)인데, 대기(Stand-by) 상태의 BL과 /BL을 예비 충전(BL pre-charge)시켜 동일 전위로 만들어 주는 역할을 한다. 등전위 회로의 우측에 보이는 라인은 ⓓ CSL(Column Select Line)이다. 이 신호가 ON되면 해당 행(Column)에 달려 있는 트랜지스터의 게이트가 열려, 데이터가 셀에서 외부로 ⓖ Output을 통해 나가거나(Read), 외부에서 셀로 Input을 통해 들어올 수(Write) 있게 된다. 맨 우측의 회로는 쓰기(Write) 동작 시에 사용되는 회로로, ⓔ WE(Write Enable) 신호가 들어오면(물론 CSL도 ON 상태에서) ⓕ 입력 쓰기 드라이버(Input write driver)에서 BL과 /BL을 타고 데이터가 들어와 셀에 저장된다.

② 대기(Stand-by) 상태

대기 상태에서는 ‘BL과 /BL을 동일한 전위로 만드는 등전위 트랜지스터(EQ transistor)’와 ‘BL에 예비 충전 전압(V_BL)을 공급하는 2개의 예비 충전 트랜지스터(PCG(Pre-charge) transistor)’의 게이트(EQ)에 전압을 인가하여 3개의 트랜지스터를 모두 ON시킨다. 그러면 BL과 /BL 라인은 예비 충전(Pre-charge)되어 예비 충전 전압 V_BL(= \frac{1}{2}V_CORE)로 동일한 전위 상태가 된다.

③ 읽기(Read) 동작

▣ 접근 단계 (Access step)

셀 커패시터의 상부 전극인 스토리지 노드(SN)에는 코어 전압(V_CORE)이 인가되어 논리 ‘1’ 상태이고, 다른 쪽 전극인 셀 플레이트(CP)에는 V_CP(=\frac{1}{2}V_CORE)가 걸려있다. [그림 6-20(a)]를 보면, 아직 셀 트랜지스터가 ON되지 않아 스위치가 열린 상태이고, BL과 셀 커패시터에 저장된 전하량은 Q = CV 공식에 의해 각각 [그림 6-20(a)]의 하단 식과 같이 표시할 수 있다. 회로 내 전체 전하량(QT)은 양쪽 커패시터 내의 전하량의 합이다. [그림 6-20(b)]와 같이 목표 셀의 워드라인(WL)이 선택되어 양단의 회로가 연결되고 나면, 두 단자의 전압이 동일 전위(V′_BL)가 될 때까지 전하 이동이 일어나고, 이러한 동작을 전하 공유(Charge sharing)라 한다. 전하 공유가 완료되면 두 단자는 V′_BL로 동 전위가 된다. 전하 보존 법칙에 따라 다음과 같이 스위치가 ON되기 전과 후의 전하량(QT)을 같게 놓고 계산하면, 새로 형성된 V′_BL을 구할 수 있다.

C_S \cdot (V_{CORE} - V_{CP}) + C_B \cdot V_{BL} = C_S \cdot (V'_{BL} - V_{CP}) + C_B \cdot V'_{BL}

V'_{BL} = \dfrac{C_S \cdot V_{CORE} + C_B \cdot V_{BL}}{C_S + C_B}

여기서 VCP는 계산 과정에서 소거되어 V'_BL에 영향을 주지 않으므로, V_CP는 셀 커패시터의 누설 전류를 최소화할 수 있는 \frac{1}{2}V_CORE로 설정된다. 만약 셀 커패시터의 스토리지 노드(SN)에 논리 ‘0’이 저장되어 있다면 코어 전압(V_CORE) 위치의 전압이 0V이므로, V'_BL= C_B·V_BL/(C_S + C_B)이 되어 원래의 V_BL보다 전위가 더 내려가게 된다.

지금까지 설명한 내용을 좀 더 이해하기 쉽게 수조 모델로 알아보자. [그림 6-21]처럼 전기 소자인 커패시터를 물을 담는 수조라고 하면, 수조의 크기를 정전용량(Capacitance, C)으로 모사할 수 있다. 정전용량의 차이에 따라 큰 수조는 기생 커패시터, 작은 수조는 셀 커패시터를 나타내는데, 이는 BL에 수백~수천 개의 셀이 달려 있어 BL의 기생 커패시터 정전용량(pF⁷ 수준)이 의도적으로 만든 셀 커패시터의 정전용량(fF⁸ 수준)에 비해 크기 때문이다. 그리고 하늘색으로 나타낸 수조 속 물의 양은 전하(Q)를 나타내고, 수조 속 물의 높이가 바로 전위(전압)를 의미한다.

pF⁷: picoF이며 10-12F를 의미함.

fF⁸: femtoF이며 10-15F를 의미함

[그림 6-21(a)]는 셀 커패시터에 논리 ‘1’ 상태의 고전압(V_CORE)이 인가되어 있고, 비트라인(BL)은 \frac{1}{2}V_CORE(= V_BL)로 예비 충전(Pre-charge)되어 있는 대기 상태이다. 그 후 밸브가 열리면(워드라인에 전압이 인가되어 셀 트랜지스터가 ON된 상태), 두 수조의 물 높이가 같아지는 순간(동일 전위)까지 물이 이동하여 [그림 6-21(b)]와 같아진다. 이를 전기적 관점에서 전하 공유(Charge sharing) 현상이라 한다. 수조 크기의 차이로 인해, 나중 물 높이는 큰 수조의 원래 물 높이보다 아주 조금 올라간 상태이며, 이때의 전체 물 높이가 전기적 관점에서 V'_BL가 되는 것이다. 다음 [그림 6-21(c)]는 셀 커패시터에 논리 ‘0’이 저장된 상태이고, 밸브가 열려 물이 이동하면 예비 전압(V_BL)일 때의 원래 물 높이보다 낮아지는 결과를 가져온다([그림 6-21(d)] 참조). 이처럼 읽기 동작을 통해 셀 커패시터의 전위가 원래 저장되어 있던 전위와 달라지는 현상을 파괴적 읽기(Destructive readout)라 한다. 이 현상은 코어 전압(V_CORE) 또는 접지 전압(V_SS)으로 증폭된 비트라인(BL)의 최종 전위가 다시 셀 커패시터에 재 저장(Re-store)되므로 문제가 되지 않는다. 이 내용은 후술하겠다.

ⅳ) 한편, DRAM은 이렇게 변화된 전위(V'_BL)를 가지고 어떻게 논리 ‘0’ 혹은 논리 ‘1’을 구분해 낼 수 있을까? [그림 6-19]의 DRAM 셀 어레이에서 목표 셀(Target cell)이 연결된 BL과 다르게, /BL은 이 상태에서도 여전히 예비 전압(V_BL)으로 예비 충전(Pre-charge)된 상태이다. 그리고 이 BL과 /BL의 전위차(ΔV_BL)를 가지고 논리 ‘0’과 ‘1’을 구분할 수 있다는 것이다.

\Delta V_{BL} = (V'_{BL} - V_{BL})

앞의 수조 모델에서와 같이 ΔV_BL은 실제로도 매우 작은 값이며, ΔV_BL이 가능한 한 클수록 DRAM의 오작동을 방지할 수 있다. 따라서 다음 식에 의해 코어 전압(V_CORE)과 C_S가 클수록, C_B는 작을수록 더 큰 ΔV_BL을 얻을 수 있다. 이때 코어 전압(V_CORE)은 DRAM 설계 시 결정되는 설계 변수 값이다.

\Delta V_{BL} = \frac{C_S \cdot V_{CORE} + C_B \cdot V_{BL} - C_S \cdot V_{BL} - C_B \cdot V_{BL}}{C_S + C_B}

= \frac{C_S \cdot (V_{CORE} - V_{BL})}{C_S + C_B}

= \frac{(V_{CORE} - V_{BL})}{1 + \frac{C_B}{C_S}}

위 식에서 C_B/C_S 비율(C_B/C_S ratio)이 소자·공정 측면에서 매우 중요하며, 우리가 다양한 방법으로 셀 정전용량을 증가시키고 비트라인 기생 정전용량을 줄이는 이유가 여기에 있다.

▣ 감지 단계(Sensing step)

이제는 이 작은 전압 차이(ΔV_BL)를 크게 증폭하는 단계가 필요하다. 즉, 목표 셀(논리 ‘1’)이 달린 BL은 코어 전압(V_CORE) 수준으로, 다른 쪽 /BL은 VSS(0V)로 크게 증폭하는 것이다. 이때 사용하는 장치가 감지 증폭기(Sense Amplifier, S/A)이고, 작은 전압 차이를 감지해 큰 전압으로 증폭하는 역할을 한다.

감지 증폭기(S/A)는 SRAM 셀과 유사하게 두 개의 교차 결합(Cross coupled)인 CMOS 인버터(Inverter)로 구성된다. BL과 /BL 간 작은 전압 차이(ΔV_BL)가 감지 증폭기(S/A) 회로 양단에 걸리면, nMOS 감지 증폭기 제어 신호인 SAN(V_SS)이 켜지고 /BL의 전위를 끌어내리게 된다. 즉, SAN이 켜지면 감지 증폭기의 아래쪽 nMOS의 전도도가 증가하여 /BL이 V_BL에서 0V로 하강하게 된다는 것이다. 유사하게, pMOS 감지 증폭기 제어 신호인 SAP(V_CORE)는 BL을 논리 ‘1’인 코어 전압(V_CORE)으로 끌어올린다. SAN 및 SAP 제어 신호는 감지 증폭기(S/A)가 각각의 최대(V_CORE) 또는 최소 전압(0V)으로 구동되도록 하는 역할을 한다.

▣ 복원 및 출력 단계(Restore&Output step) ([그림 6-23] 참조)

이 단계에 와서도 워드라인(WL)은 여전히 ON 상태로 있다 따라서 코어 전압(V_CORE) 및 V_SS로 완전히 벌어진 BL과 /BL 전압은 셀 트랜지스터를 통해 셀 커패시터의 전하를 복원하게 된다. 즉, 셀 커패시터에 전하가 재 충전되면서 앞서 설명한 파괴적 읽기(Destructive readout)의 문제가 해결된다는 말이다. 이와 동시에, 그림의 CSL(Column Select Line)에 전압이 인가되면 CPU로부터 요청된 데이터가 Output line을 통해 내보내진다. 그리고 모든 동작이 완료되면 워드라인(WL)에 0V가 인가되면서 셀 트랜지스터가 OFF되고, EQ는 ON이 되어 다시 대기 상태로 돌아간다.

지금까지 설명한 읽기 동작을 시간 축에 대한 전압 그래프([그림 6-24] 참조)로 정리해 보자. 전체 읽기 동작 시간은 수십ns 수준이며, 이 그래프를 통해 우리가 왜 BL 예비 충전 전압(V_BL)을 \frac{1}{2} V_CORE로 설정했는지를 알 수 있다. 이는 ΔV_BL이 생성되고 감지 증폭기(S/A)가 이를 감지하여 코어 전압(V_CORE)과 VSS로 증폭되면, 코어 전압(V_CORE)이나 V_SS가 아닌 중간 값(\frac{1}{2} V_CORE)에서부터 시작하는 것이 전력소모나 속도 측면에서 유리하기 때문이다.

④ 쓰기(Write) 동작

[그림 6-25]는 DRAM의 쓰기(Write) 동작을 나타낸다. 데이터를 저장할 행과 열 주소(Address)가 지정되면, 워드라인(WL)과 CSL이 ON되고, CPU로부터 쓰기 명령어(WE 신호)가 입력된다. 그러면 신규 데이터가 입력 쓰기 버퍼(Input write buffer)를 거쳐 목표 셀(Target cell) 및 감지 증폭기(S/A)의 데이터를 덮어 씌우고(Over-writing), 이전의 데이터는 바뀌게 된다. 이후 다시 워드라인(WL)이 OFF되고 대기 상태로 돌아감으로써 쓰기 작업이 완료된다.

쓰기 동작에 있어서 메모리 셀의 저항이 중요시되는데, 이러한 셀 저항은 [그림 6-26]과 같은 기생저항으로 구성된다. 이들 저항이 높을 경우, 정해진 쓰기 시간 내에 셀 커패시터로의 전하 저장이 충분히 이루어지지 못하는 문제가 있으며, DRAM의 미세화(Scaling)에 따라 이는 더 심각해진다. 한가지 대안으로 워드라인(WL)에 인가되는 전압(V_PP)을 증가시켜 트랜지스터의 채널 저항(RCH)을 감소시킬 수 있으나, 게이트 산화막의 신뢰성과의 합치점을 찾는 노력이 필요하다.

⑤ 리프레시(Refresh) 동작

DRAM은 셀 커패시터에 전하를 저장하는 방식의 메모리 소자이므로, 다양한 경로를 통한 전하 유출은 데이터 손실 문제를 일으킨다. 이에 본 절에서는 셀 어레이(Array) 내에 어떤 누설 경로가 있고, 그 원인과 대책은 무엇인지 알아보도록 하자.

[그림 6-27]의 ⓐ는 셀 커패시터의 스토리지 노드(SN)와 연결된, 셀 트랜지스터에서 발생하는 PN 접합 누설 전류이다. PN 접합 누설 전류의 원인은 두 가지로 나눌 수 있다. 먼저 순수한 접합부에서의 누설 전류이다. 이는 접합부의 고농도 도핑에 의한 고 전계 형성 또는 공정 문제(이온 주입 및 플라즈마에 의한 손상, 금속 오염, STI 접경부 결함 등)에 의한 PN 접합의 결함(Defect)으로 발생한다. 대책으로는 적절한 채널 도핑에 의한 전계 감소 및 저손상 공정, 손상 회복을 위한 열처리 공정 적용 등이 있다. 또 다른 원인은 게이트에 의해 유도된 드레인 누설 전류(Gate Induced Drain Leakage, GIDL)이다. 이 내용은 MOSFET 단원에서도 다룬 내용으로, 스토리지 노드(SN) 접합부와 게이트가 겹치는 부분에서 발생하는 누설 전류이다. 이는 전하 보유 능력(Retention time) 특성에 가장 많은 영향을 주는 인자로 알려져 있으며, 특히 부 워드라인 전압(Negative wordline, NWL) 구조에서 이 문제가 더욱 심각해질 수 있다. 발생 원인 및 대책에 대해서는 MOSFET 단원을 복습하기 바란다.

ⓑ는 셀 트랜지스터의 OFF 상태 전류로서, 단 채널 효과 및 낮은 문턱 전압이 주 원인이다. 스토리지 노드(SN) 접합부의 전계 증가를 최소화하면서 OFF 상태의 누설 전류를 감소시킬 수 있는 구조적 대책 또는 채널 도핑 농도 증가와 같은 대책이 필요하다. 이것은 후술할 소자 격리를 통한 누설 전류(ⓔ)와 함께, 정적 리프레시(Static refresh) 특성은 물론 주변 셀의 동작 환경에 의해 영향을 받는 동적 리프레시(Dynamic refresh) 특성이 악화되는 원인이 된다.

ⓒ는 대기 상태에서 스토리지 노드(SN) 접합부와 게이트 산화막 사이에 흐르는 누설 전류이다. 이는 게이트 산화막이 국부적으로 얇아지거나 공정 과정에서 생길 수 있는 핀 홀(Pin hole)등의 결함으로 인해 스토리지 노드(SN)의 전하가 게이트로 빠져나가는 현상이다. 실리콘을 식각하여 채널 길이를 증가시키는 RCAT(Recess Channel Array Transistor) 등의 구조에서 발생할 수 있으며, 균일한 산화막을 얻지 못할 때 얇아진 국소 부분으로 전계가 집중되면서 누설 전류가 생긴다. 실리콘 기판의 결정면에 따라 균일한 두께의 산화막을 형성할 수 있는 라디칼(Radical) 산화 방식 등을 적용하여 해결할 수 있다.

ⓓ는 셀 커패시터의 유전체를 통한 누설 전류를 가리킨다. DRAM은 셀 커패시터에 전하를 저장하는 방식의 메모리 소자이므로, 셀의 정전용량을 가능한 한 증가시켜야 한다. 물론 정전용량의 증가에 따라 충·방전 시간으로 인한 소자 속도 저하가 있을 수 있으나, 충·방전 시간에 영향을 줄 만큼 큰 정전용량을 얻는 것이 현대 공정 기술에서는 불가능하다. 따라서 정전용량을 증가시키기 위해 커패시터의 유전체 두께를 감소시키는 방법을 사용하는데, 이 경우 직접 터널링에 의한 누설 전류 문제가 발생할 수 있다. 앞서 고 유전율 절연막 금속게이트(HKMG) MOSFET에서 설명한 바와 같이, 고 유전율(High-k) 물질을 상대적으로 두껍게 증착하여 대응하고 있지만, 워낙 커패시터 면적이 좁기 때문에 정전용량 확보와 누설 전류 감소의 양립이 생기게 마련이다. 이는 DRAM 미세화(Scale-down) 시 가장 큰 제약 사항 중 하나이다.

ⓔ는 셀 도면상 가까운 활성(Active) 영역 간의 소자 격리를 통한 누설 전류이다. 원인으로는 주로 포토⁹ 및 식각¹⁰ 공정 등에 의한 물리적 불량(패턴 및 임계 선폭(Critical Dimension, CD) 불량 등)이 있으나, 필드(Field) 위를 지나가는 게이트에 의한 기생 필드 트랜지스터 문턱 전압 저하로 인한 누설 전류도 가능한 원인이다. 이에 대해서는 적정 필드 차단 이온 주입(Field stop ion implant) 조건을 찾아 적용하는 것으로 대응할 수 있다.

포토 공정⁹: 집적회로 제조 과정에서 감광성 고분자 물질(포토레지스트)을 이용해, 마스크(Mask) 상의 회로 패턴을 웨이퍼에 전사시키는 공정

식각 공정¹⁰: 반도체 공정 과정 중 하나로, 웨이퍼에서 필요한 회로 패턴을 제외한 나머지 부분을 제거하는 과정

4 낸드 플래시 메모리

낸드 플래시 메모리는 DRAM 대비 동작 속도는 느리지만, 고용량, 저비용의 장점을 살려 대부분의 디지털 기기(USB 메모리, 스마트폰, 태블릿 PC, SSD 등)에 적용되는 메모리 소자이다. 전원을 끄더라도 저장된 데이터를 유지할 수 있는 비휘발성 저장 특성을 가지며, 전류 구동 능력이 좋은 nMOS로 되어 있다. 현재는 기존의 2차원 부유 게이트 셀(Floating Gate Cell, FG)의 미세화 어려움 때문에 전하 포획 플래시(Charge Trap Flash) 및 3차원 낸드 플래시 구조로 변경되어 개선 및 발전 중에 있다. 이에 대해서는 후에 다시 설명하도록 하겠다.

(1) 부유 게이트(Floating Gate) 낸드 플래시(NAND Flash) 메모리

① 기본 구조

[그림 6-36]에 nMOS와 부유 게이트(FG) 낸드 플래시 메모리의 셀 구조를 나타내었다. 부유 게이트(FG) 낸드 플래시에 부유 게이트(Floating gate)와 층간 절연막(Inter Poly Dielectric, IPD)이라는 절연체가 존재한다는 것을 제외하면, 두 가지 모두 동일한 트랜지스터 동작을 하는 nMOS 소자이다. 부유 게이트(FG) 낸드 플래시의 기호는 [그림 6-36]의 오른쪽 상단에 나타낸 것과 같으며, nMOS 게이트에 선을 하나 더 추가한 모습이다. 각 구성 요소들의 기능은 다음과 같다.

부유 게이트(FG) 낸드 플래시는 외부로부터 제어 게이트에 전압(V_G)이 인가되지만, 실제 트랜지스터 동작은 셀 내부의 부유 게이트 전위(V_FG)의 영향을 받는다. 부유 게이트 전위(V_FG)는 층간 절연막(C_IPD)과 터널 산화막(C_TOX) 간 결합 정전용량(Coupling capacitance)에 의해 결정된다. 즉, 층간 절연막(IPD)에 의해 외부에서 걸어 준 전압(V_G)의 일정량만 부유 게이트(V_FG)에 인가된다는 것이다.

V_{FG} = C_r \times V_G \quad (\text{이때, } C_r = \dfrac{C_{IPD}}{C_{IPD} + C_{TOX}})

(C_r: 게이트 결합 비율, V_G: 외부에서 인가된 전압)

[그림 6-37(b)]와 같이, 같은 크기의 일반적인 nMOS와 낸드 플래시 셀에서의 게이트 전압 대비 드레인 전류(V_G - I_D)의 특성을 비교해 보면, 동일 게이트 전압에서 낸드 플래시의 드레인 전류 감소 현상이 발생한다. 이는 게이트 결합 비율(C_r)만큼의 문턱 전압 증가 및 I_D - V_G의 기울기 감소에서 기인한 것이다. 따라서 동일 게이트 전압(V_G)으로 더 높은 플로팅 게이트 전압(V_FG)을 가져가기 위해서는 게이트 결합 비율(C_r)의 증가, 즉 층간 절연막 유전상수(C_IPD)를 크게 해 주어야 한다. 이를 위해서는 층간 절연막(I_PD)을 통한 누설 전류를 최소화하면서 유전상수를 증가시켜야 한다. 이러한 이유 때문에, 통상 층간 절연막(IPD)은 ‘실리콘 산화막-실리콘 질화막-실리콘 산화막’의 ONO(Oxide-Nitride-Oxide) 구조를 사용한다. 이외에 부유 게이트와 제어 게이트 간 중첩 면적도 확보하여야 한다.

② 동작 원리

낸드 플래시의 동작은 부유 게이트에 전자를 집어 넣는 프로그램(Program) 동작과 부유 게이트로부터 전자를 제거하는 소거(Erase) 동작, 그리고 부유게이트 내 전자의 유무에 따라 데이터를 읽어내는 읽기(Read) 동작으로 나눌 수 있다. 프로그램과 소거 동작은 전자를 p형 기판에서 부유 게이트로, 또는 그 반대 방향으로 전자를 이동시키는 파울러-노드하임 터널링(Fowler-Nordheim Tunneling, FN 터널링) 현상을 이용하게 된다. 이에 대해서는 MOSFET 단원을 참조하기 바란다.

ⅰ) 프로그램(Program) 동작

프로그램 동작은 [그림 6-38]과 같이 소스, 드레인 및 기판을 모두 접지(0V)한 상태에서, 제어 게이트(V_G)에 높은 양의 전압(~20V)을 인가함으로써 이루어진다. 이렇게 되면 p형 기판에 있던 전자가 FN 터널링을 하게 되고, 터널 산화막을 통과해 부유 게이트로 이동하게 된다. 이 때문에 전기가 끊기더라도 부유 게이트 내에 전자(데이터)가 남아 비휘발성 메모리로 동작하게 된다.

③ 부유 게이트 낸드 플래시의 문제점

부유 게이트 낸드 플래시는 십수 년에 걸쳐 120nm에서 1Xnm까지 축소되어 생산성이 개선되었으나, 더 이상의 미세화(Scale-down)는 넘기 어려운 장벽에 직면하게 되었다. 이를 공정적 문제와 소자적 문제로 나누어 설명한다.

▣ 공정적 문제

▣ 소자적 문제

(3) 낸드 플래시 메모리의 종류(SLC, MLC, TLC)

USB나 SSD와 같은 저장 장치에 사용되는 낸드 플래시 메모리는 그 성능 및 가격 측면에서 차이가 있다. 이러한 차이는 기억의 최소 단위인 비트(Bit)를 기준으로, 한 개의 셀에 몇 비트를 저장할 수 있느냐에 따라 몇 가지 종류로 분류할 수 있다. 한 개의 셀에 ‘0’ 또는 ‘1’의 2가지 상태로 구분하여 1비트 데이터를 저장하는 방식을 SLC(Single Level Cell)라 하고, 한 개의 셀에 ‘00’(소거), ‘01’, ‘10’, ‘11’(프로그램)의 4개 상태로 나누어 2비트 데이터를 저장하는 방식을 MLC(Multi Level Cell)라 한다. 또 한 개의 셀에 ‘000’ 부터 ‘111’까지 8개의 상태로 구분하여 3비트 데이터를 저장하는 방식을 TLC(Triple Level Cell)라고 하는데, 이들 모두 현재 상용화되어 있는 상태이다. 최근에는 1개의 셀에 4비트 데이터를 저장하여 총 16개의 상태를 구분할 수 있는 QLC(Quadruple Level Cell)도 속속 출시되고 있다. 예를 들어 [그림 6-47]과 같이 ‘101010’이라는 데이터를 SLC, MLC, TLC에 각각 저장하는 경우, SLC는 6개의 셀이 필요한 반면, MLC는 3개, TLC는 2개의 셀로도 데이터의 저장이 가능하다는 것이다. 다시 말해 물리적인 셀 수는 같지만 데이터 저장 방법에 따라 고용량화가 가능하다는 이야기이다. 그러면 이러한 MLC나 TLC는 어떻게 구현 가능한 것일까?

먼저 SLC는 [그림 6-48]과 같이 부유 게이트 셀 또는 전하 포획 셀의 전하 저장층(부유 게이트 또는 전하 포획 질화막) 내 전자의 존재 여부만을 확인하여 ‘1’과 ‘0’을 구분한다. 그리고 MLC와 TLC는 저장층 내의 전자 수를 정밀히 제어하여 하나의 셀에서 여러 가지의 문턱 전압(분포)을 보이도록 한 후, 각 문턱 전압(분포)별로 해당되는 데이터 값을 정해 여러 비트를 저장하는 방식이다.

(4) 전하 포획 낸드 플래시(Charge Trap Flash, CTF) 메모리

① 기본 구조

[그림 6-49]와 같이 부유 게이트 셀(FG Cell)과 전하 포획 셀(CTF Cell)은 구조적으로 전하가 저장되는 물질에 차이가 있다. 전도체인 n형으로 도핑된 다결정 실리콘(n-doped poly-silicon)을 사용하는 부유 게이트 셀과 달리, 전하 포획 셀은 실리콘 질화막(Si₃N₄)을 전하 포획 질화막(Charge Trap Nitride, CTN)으로 사용한다. 이 때문에 전하 포획 셀에서는 부유 게이트 셀에서 필요한 부유 게이트 패터닝 공정을 생략할 수 있어, 공정이 상대적으로 단순해진다는 장점이 있다. 또한 부유 게이트 셀에서는 제어 게이트(Control gate) 아래의 절연층을 층간 절연막(Inter Poly Dielectric, IPD)이라고 하지만, 전하 포획 셀에서는 블로킹 산화막(Blocking Oxide, BOX)이라고 부른다. 블로킹 산화막(BOX)은 ONO(산화막-질화막-산화막)로 구성된 층간 절연막(IPD)과 달리 고 유전율(High-k)의 물질을 사용하는데, 이 이유에 대해서는 뒤에서 설명하겠다. [그림 6-49]의 에너지 밴드 다이어그램과 같이 부유 게이트 셀은 전도체인 다결정 실리콘의 전도대역에 자유전자 형태로 전하가 저장되는 반면, 전하 포획 셀은 실리콘 질화막의 금지대역 내 포획 사이트(Trap site)에 포획 전자 형태로 전하가 저장된다는 특징이 있다.

지금부터는 부유 게이트 셀과의 구조적 차이에 의해 전하 포획 셀이 갖게 되는 장점에 대해 설명한다. 먼저 부유 게이트 셀에서는 게이트 결합 비율(Gate coupling ratio)을 확보하기 위해 부유 게이트의 다결정 실리콘을 두껍게 해야 하는 반면, 전하 포획 셀의 전하 포획 질화막(CTN)은 두께가 두꺼울 경우 오히려 프로그램이나 소거 동작 시에 오동작을 일으킬 수 있어 두께를 상대적으로 얇게 가져갈 수가 있다. 또, 부유 게이트 셀에서는 부유 게이트에 전도체 물질인 다결정 실리콘을 사용하므로 부유 게이트 간간섭 효과(Interference)가 발생하지만, 전하 보존층으로 절연체인 전하 포획 질화막(CTN)을 사용하는 전하 포획 셀은 이러한 간섭 효과가 없어 수평 방향 축소(Scale-down) 시에도 프로그램 셀의 문턱 전압 분포를 균일하게 가져갈 수 있다는 장점이 있다. 마지막으로, 전하 포획 셀은 자유전자 대신 쉽게 이동할 수 없는 포획 전자 형태로 전하가 저장되어 터널 산화막(TOX)을 통한 전자의 탈출이 어려우므로, 터널 산화막(TOX) 두께를 상대적으로 얇게 할 수 있다. 따라서 동일 프로그램 전압에서 더 많은 수의 전자를 저장할 수 있어 프로그램 문턱 전압을 높일 수가 있다. 역으로 해석해 보면 동일 전자 수 확보를 기준으로 했을 때 부유 게이트 셀 대비 프로그램 전압을 낮출 수 있게 되는 것이다. 그 밖에도 터널 산화막(TOX)의 두께 감소로 인해 산화막 내 포획되는 전자 수가 감소하여, 빈번히 반복되는 프로그램과 소거 과정에서 발생하는 터널 산화막(TOX) 열화에 의한 프로그램 및 소거 반복 내성(Endurance)도 개선된다.

② 동작 원리 및 특성

기본적인 동작은 부유 게이트 셀에서와 유사하다. 프로그램 동작은 제어 게이트에 고전압을 인가한 경우 p형 기판에 있는 전자가 FN 터널링을 통해 터널 산화막(TOX)을 거쳐 전하 포획 질화막(CTN)의 포획 사이트(Trap site)에 포획되는 방식이다. 이러한 포획 특성은 실리콘 질화막 내의 포획 사이트의 밀도 및 포획 에너지 수준 등과 같은 실리콘 질화막의 물성과 관련이 있다.

소거 동작 또한 기판에 양의 높은 전압을 인가하는 방식은 부유 게이트 셀과 유사하다. 하지만 전하 포획 셀에서는 상대적으로 부유 게이트 셀 대비 전자를 빼내기가 어려우므로, 반대로 p형 기판에서 전하 포획 질화막(CTN)으로의 정공 주입 과정이 필요하게 된다. 이러한 정공 주입은 2nm 이하의 얇은 터널 산화막(TOX)에서는 직접 터널링(Direct tunneling)에 의해 이루어지지만, 그 이상의 두께에서는 FN 터널링에 의해 정공 주입이 이뤄져야 한다.

(5) 3차원 낸드 플래시 메모리(3D NAND Flash Memory)

3차원 낸드 플래시 메모리는 2차원 구조의 부유 게이트 셀 및 전하 포획 셀의 미세화에 따른 각종 공정 및 소자상의 문제²⁰를 해결하기 위해 등장하였다. 다시 한 번 그 주된 이유를 정리하면 ① 포토 공정의 한계, ② 부유 게이트 내 전자 수 감소, ③ 셀 간 간섭 현상 극복의 3가지로 대표할 수 있다.

RDF(Random Dopant Fluctuation), RTN(Random Telegraph Noise), CCI(Cell-to-Cell Interference) 등과 같은 소자상의 문제²⁰

3차원 낸드 플래시 메모리는 [그림 6-50]과 같이 수직으로 서 있는 채널 주위로 층층의 제어 게이트(워드라인)가 감싸고 있는 3차원 원통형의 모습이다. 기판을 채널로 하는 2차원 셀 구조처럼 평면적 미세화에 따른 소자 집적도 증가가 아니라, 층 수를 증가시킴으로써 메모리 셀의 집적도를 향상시키는 기술이다. 따라서 층간 두께 조절이 곧, 2차원에서의 패턴 간 간격을 의미하므로 각 층의 박막 두께를 조절함으로써 공정적 측면에서의 포토 공정의 부담을 경감시킬 수 있다. 대신, 수직으로 다층의 박막을 쌓은 후 형성된 고 종횡비의 구조물을 깎고 다시 채워야 한다는 점에서, 고 난이도의 증착 공정과 식각 공정을 행해야 한다는 어려움은 있다. 또한 3차원 낸드 플래시는 부유 게이트가 아닌 전하 포획 셀을 적용²¹함으로써 얻을 수 있는 셀 간 간섭 현상 등 다양한 신뢰성 측면에서의 개선도 얻을 수 있다.

소수의 업체가 3차원에서도 부유 게이트 셀을 적용하고 있으나, 공정 비용 및 기술적 난이도 문제 때문에 대부분의 업체들은 전하 포획 셀 구조를 채택하고 있음.²¹

① 3차원 낸드 플래시 메모리 기술의 발전

대표적인 3차원 낸드 플래시 메모리의 구조는 [표 6-2]와 같이 2009년 일본 도시바에서 개발한 P-BiCS와 한국 삼성전자가 개발한 TCAT(Terabit Cell Array Transistor)이다. 본 서에서는 TCAT 구조를 기본으로 설명한다.

종횡비(Aspect Ratio, A/R)²²: 홀(Hole) 구조에서 홀의 깊이와 폭의 비를 의미함. 종횡비가 클수록 공정 난이도는 증가함.

② 제조 공정

업체에 따라 차이가 있지만, 일반적인 전하 포획 셀(CTF Cell) 기반의 I자형 게이트(CG) 라스트 구조를 기준으로 3D NAND/V-NAND 플래시 셀 제작 공정을 설명하면 다음과 같다. a) 실리콘 기판에 산화막(SiO₂)과 질화막(SiN)을 CVD 공정을 이용해 교대로 증착하고, b) 채널이 만들어질 구멍(Hole)을 포토 및 식각 공정을 통해 형성한다. 다음 c) SiN제거 시 차단 역할을 하는 산화막(SiO²)을 증착하고, d) CTN(SiN)과 TOX(SiO₂)를 순차적으로 증착한 후 e) 수직 채널 형성을 위한 n⁺ 도핑된 다결정 실리콘을 증착한다. 이후 f) 산화막을 콘택 홀 내부 빈 공간에 매립하여 마카로니(Macaroni) 구조를 형성한다. g) 포토 및 식각 공정을 이용하여 워드라인(WL) 분리 영역에 슬릿(Slit)을 열고, h) 형성된 슬릿을 통해 고 선택비의 고온 인산(H₃PO₄) 용액으로 SiN을 제거한다. 그다음, i) BOX(High-k)와 CG(W)층을 연속 증착하고, j) 슬릿 영역 내 제어 게이트(CG)를 제거, 워드라인(WL)을 분리하여 산화막 분리층 사이에만 제어 게이트(CG)가 남게 하면서 공정이 마무리된다.

(6) 노아(NOR)와 낸드(NAND) 플래시 메모리

플래시 메모리의 대표적인 형태는 노아(NOR)형과 낸드(NAND)형으로, 그 명칭은 디지털 로직 회로 중 하나인 NOR와 NAND 게이트로부터 유래되었다. [표 6-3]과 같이 NOR형은 셀 간의 연결이 병렬로 되어 있어 데이터 읽기 시 임의 접근(Random access)이 가능하여 빠른 읽기 속도가 장점이나, 셀 단위로 프로그램해야 하므로 쓰기 속도가 느리다는 단점이 있다. 또, 각각의 전극선이 필요하여 셀 면적이 커지고 집적도가 낮아져 대용량 메모리로는 불리하다. 이에 반해 NAND형 플래시는 직렬로 되어 있어 임의 접근이 불가능하고, 각 셀에서 순차적으로 데이터를 읽어내는 방식이므로 NOR형 대비 읽기 속도가 느리지만, 메모리의 블록이 여러 페이지로 나누어져 있어 쓰기/소거 속도가 더 빠르다. 또 셀의 크기를 작게 가져가 고 집적화가 용이하다는 장점도 있다.

소거 동작의 원리는 NOR형, NAND형 모두 FN 터널링을 이용하지만, 프로그램에 있어서는 NAND형이 FN 터널링 원리를 적용하는 대신, NOR형은 셀별 임의 접근 방식 때문에 열 전자 주입(Hot electron injection) 원리를 적용한다. 여기서 열 전자 주입 원리란 게이트(~12V)와 드레인(~5V)에 전압을 인가한 고전계하에서, 전자가 소스에서 드레인으로 이동하면서 높은 에너지를 받아 열 전자(Hot electron)가 되고, 이로써 산화막의 에너지 장벽을 넘어 부유 게이트 내로 주입되게 하는 원리이다.

정리하면, NOR형은 집적도가 낮지만 개별 셀에 정보를 처리할 수 있고, NAND형은 개별 셀에 정보를 처리할 수 없지만 높은 집적도를 갖는 특징이 있다. 따라서 NOR형은 RAM처럼 실행 가능한 코드 저장 장치로 사용하기에 적합하고, NAND형은 다양한 이동식 저장 매체에 어울리는 방식이다.