반도체 소자의 미세공정 한계와 기술발전 동향에 대해 설명해 보세요.

반도체의 성능개선은 세대에 따라 동등 또는 더 낮아진 전력소모에서 20~30%의 속도 이득을 내는 것이므로 정전용량 및 누설전류를 줄이고 소자의 동작전류를 높이는 전략이 필요하다. 따라서 소자의 면적 축소를 위한 스케일링 (scaling)이 중요하며, 속도 지연을 줄이기 위해 산화막 두께, 이동도, Vdd-Vt (OD, over-drive) 등의 구성요소를 조절해야 한다. 그리고 소자의 속도(구동 전류)와 누설 전류를 조절하여 원하는 제품을 디자인 할 수 있다.

반도체 소자의 성능을 좌우하는 구성 요소 중에서 전통적인 scaling의 핵심은 게이트 길이와 산화막 두께, 접합 깊이 등을 조절하는 것이었다. 이렇게 scaling법칙에 맞추어 소자는 집적되어 왔고 집적도는 세대마다의 미세공정과 보조를 함께하고 있다. 한편, 이와 같은 소자의 물리적 한계 및 미세공정 한계의 끝까지 기술을 연장하기 위한 노력으로 최근에는 Stress Engineering, high-k 메탈 게이트, 3차원 구조의 소자 기술이 활용되고 있다. 각각의 기술에 대해 요약하면 아래와 같다.

① Stress Engineering

Stress에 의해 변하는 전자와 전공의 이동도는 1954년 Bell 연구소에서 처음 보고 하였고, 관련 기술은 1990년대 후반까지 사용되지 않다가 IBM 연구소에서 실리콘소자에 관련 기술을 적용하는 실험을 하게 되었다. 실험의 본질은 웨이퍼에 압력을 가해 전자와 전공의 Piezoresistance(압력을 가했을 때 전기 저항이 변화는 효과)를 확인하고, N/PMOS 각각에 유리한 stress를 탑재하여 소자의 성능을 높이는 것이다.

Stress engineering은 90nm 공정에 처음 적용되었으며, 100nm노드를 극복하는데 중요한 역할을 하였다. 이는 Strained silicon을 탑재하기 위해 Global stress향의 IBM과 Local stress향의 인텔 간 경쟁이었고, 결과적으로 Local stress를 적용한 인텔이 기술적 리더쉽을 확보하게 되었다. 인텔의 첫 eSiGe 연구를 되돌아 보면, SiGe에서 B의 고용도 (Solid Solubility)가 Si보다 높기 때문에 저항을 줄일 목적으로 연구되었으나, stress에 의한 사이드 효과를 추가로 얻은 경우이다. NFET의 stress 이득과 더불어 eSiGe의 도입은 sub-100nm를 성공하게 만들고 Scaling을 지속시켰다.

② High-k/Metal-Gate (메탈 게이트) engineering

산화막 두께 scaling과 함께 터널링에 의한 게이트 누설 전류의 증가는 소자 scaling의 큰 장애물이고 이를 극복하기 위해 실리콘 산화막을 유전율이 높은 high-k (HK)로 대체하기 위한 연구가 2000년을 전후로 활발히 진행되었다. High-k 개발의 목적 및 개념은 유전율이 높은 산화막을 적용할 경우 실리콘 산화막보다 더 두꺼운 두께를 사용해도 동일한 등가 산화물 두께 (EOT)를 얻을 수 있어 tunneling에 의한 누설 전류를 억제할 수 있는 점이었다.

주기율표에 있는 수많은 원소들을 실험 및 검토 후 새로운 안정한 산화막을 찾는 것을 쉬운 일이 아니었으며 인텔에서 최초로 양산에 성공하여 45nm 공정에 탑재하였다. 연구가 high-k에 주로 집중되어 있지만, 소자 관점에서 실리콘과 high-k 유전체 사이에 얇은 산화막을 삽입하고 poly-gate가 아닌 메탈 게이트 (MG)를 적용한 것, 그리고 high-k에 내재된 불순물을 열로서 날려보내는 PDA (Post Deposition Anneal) 공정이 탑재되어 실리콘 산화막을 대체할 수 있었다.

HfO 아래 얇은 산화막 (IL, Interfacial layer)은 신뢰성과 이동도 향상에 기여하고, 메탈 게이트는 금속의 일함수 (Work Function)를 조절하여 소자의 문턱 전압을 조절한다. 추가적으로 메탈 게이트를 적용함으로써 poly-Si 전극에서 생기는 공핍층이 제거되어 정전용량을 줄여 산화막 두께를 줄일 수 있었다.

③ 3-dimensional structure

HK/MG 적용도 한계에 이르러 더 이상 scaling을 할 수 없어서, 2000년대에 보유했던 3차원 구조의 핀펫(FinFET, Fin Field-Effect-Transistor)이 등장하게 되었다. 3차원 구조의 소자는 게이트가 실리콘 채널을 감싸고 있는데, 게이트로 둘러싸인 얇은 실리콘은 마치 물고기의 지느러미 같아서, Fin과 FET의 결합으로 명명되었다. 3차원 소자는 2차원 평면소자 대비 공정 난이도가 분명 증가하지만, 게이트가 채널에 대한 효율을 높이기 때문에 scaling에 의한 단채널 효과를 효과적으로 극복할 수 있다.